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    SYSTEME ET PROCEDE D'ALIMENTATION D'UN COMPOSANT PAR EXEMPLE UN PROCESSEUR
    32.
    发明专利
    SYSTEME ET PROCEDE D'ALIMENTATION D'UN COMPOSANT PAR EXEMPLE UN PROCESSEUR 未知

    公开(公告)号：FR2967797A1

    公开(公告)日：2012-05-25

    申请号：FR1059481

    申请日：2010-11-18

    Applicant: ST MICROELECTRONICS SA

    Inventor： BLISSON FABRICE ,  JACQUET DAVID ,  URARD PASCAL ,  SALVADOR BRUNO

    IPC: G06F1/32

    Abstract: Procédé comprenant : après une interruption d'une application aux bornes d'un composant présentant une capacité interne à ses bornes, par exemple un processeur, d'une première tension d'alimentation ayant un premier niveau d'alimentation (V1) : a-) un contrôle du niveau de la tension résiduelle (VP) aux bornes du composant (P), et b-) lorsque cette tension résiduelle devient inférieure à un premier seuil (VS1) supérieur à une tension minimale, par exemple une tension de rétention (VRET), une application aux bornes du composant d'une tension auxiliaire (VAUX) supérieure ou égale à la tension de rétention (VRET) et inférieure audit premier niveau, c-) une interruption de l'application de la tension auxiliaire, et d-) une répétition des étapes a-), b-) et c-) jusqu'au rétablissement de l'application de ladite première tension aux bornes du composant (P).

    CELLULE PHOTOVOLTAÏQUE ET CAPTEUR AUTONOME
    34.
    发明专利
    CELLULE PHOTOVOLTAÏQUE ET CAPTEUR AUTONOME 未知

    公开(公告)号：FR2963704A1

    公开(公告)日：2012-02-10

    申请号：FR1056456

    申请日：2010-08-05

    Applicant: ST MICROELECTRONICS CROLLES 2 ,  ST MICROELECTRONICS SA

    Inventor： REGNIER CHRISTOPHE ,  HINSINGER OLIVIER ,  GLORIA DANIEL ,  URARD PASCAL

    IPC: H01L31/048 ,  H01L31/05

    Abstract: L'invention concerne un dispositif autonome comprenant une plaquette de silicium (1) dont la face avant comporte une première couche d'un premier type de conductivité (2) et une deuxième couche d'un deuxième type de conductivité (3) formant une cellule photovoltaïque ; des premiers vias (4) traversant la plaquette à partir de la face arrière de la première couche (2) et des seconds vias (5) traversant la plaquette à partir de la face arrière de la deuxième couche (3) ; des niveaux de métallisation (9, 10) sur la face arrière de la plaquette, le niveau externe de ces niveaux de métallisation définissant des plots de contact (14) ; une antenne (13) formée dans l'un des niveaux de métallisation ; et une ou plusieurs puces montées sur lesdits plots ; les niveaux de métallisation étant conformés pour assurer des interconnexions choisies entre les différents éléments du dispositif.

    PROCEDE ET DISPOSITIF D'ENCODAGE DE SYMBOLES AVEC UN CODE DU TYPE A CONTROLE DE PARITE ET PROCEDE ET DISPOSITIF CORRESPONDANTS DE DECODAGE
    35.
    发明专利
    PROCEDE ET DISPOSITIF D'ENCODAGE DE SYMBOLES AVEC UN CODE DU TYPE A CONTROLE DE PARITE ET PROCEDE ET DISPOSITIF CORRESPONDANTS DE DECODAGE 未知

    公开(公告)号：CA2696834A1

    公开(公告)日：2009-04-09

    申请号：CA2696834

    申请日：2008-09-02

    Applicant: CENTRE NAT RECH SCIENT ,  ST MICROELECTRONICS SA

    Inventor： VOICILA ADRIAN ,  DECLERCQ DAVID ,  FOSSORIER MARC ,  VERDIER FRANCOIS ,  URARD PASCAL

    IPC: H03M13/11

    Abstract: On encode un jeu de K symboles initiaux avec un code du type à contrôle de parité. Les K symboles initiaux appartiennent à un corps de Galo is d' ordre q strictement supérieur à 2. On définit le code par des caractéristiques de code représentables par un graphe (GRH) comportant N-K premiers nuds (NCi), chaque noeud satisfaisant une équation de contrôle de parité définie sur le corps de Galois d' ordre q, N paquets de nuds intermédiaires (NITi) et NI deuxièmes nuds(NSSi), chaque nud intermédiaire étant relié à un seul premier nud et à plusieurs deuxièmes nuds par l' intermédiaire d'un schéma de liaisons. On encode le jeu de K symboles initiaux en utilisant lesdites caractéristiques de code et on obtient un jeu de N symboles encodés respectivement subdivisés en NI sous-symboles appartenant respectivement à des ensembles mathématiques dont les ordres sont inférieurs à q, selon un schéma de subdivision représentatif du schéma de liaisons (II).

    36.
    发明专利
    未知

    公开(公告)号：FR2905209B1

    公开(公告)日：2008-10-31

    申请号：FR0607489

    申请日：2006-08-24

    Applicant: ST MICROELECTRONICS SA

    Inventor： HEINRICH VINCENT ,  URARD PASCAL

    IPC: H03M13/11 ,  H04N7/26

    Abstract: The method involves storing blocks in an input memory before decoding the blocks. A current indication, representing maximum authorized number of iterations for decoding a current block, is defined and initialized with number of reference iterations increased from a number of additional iterations. The current block is decoded until decoding criteria is satisfied and a number of iterations do not attain the indication. Other blocks are stored in the memory, and the indication is updated for decoding one of the stored blocks based on number of iterations performed to decode the current block.

    CHARGEMENT DE LA MEMOIRE D'ENTREE D'UN DECODEUR LDPC AVEC DES DONNEES A DECODER
    37.
    发明专利
    CHARGEMENT DE LA MEMOIRE D'ENTREE D'UN DECODEUR LDPC AVEC DES DONNEES A DECODER 未知

    公开(公告)号：FR2900294A1

    公开(公告)日：2007-10-26

    申请号：FR0603456

    申请日：2006-04-19

    Applicant: ST MICROELECTRONICS SA

    Inventor： PAUMIER LAURENT ,  URARD PASCAL

    IPC: H03M13/41 ,  G06F12/00

    Abstract: Une mémoire d'entrée d'un décodeur LDPC est chargée avec des données correspondant à une trame LDPC à décoder et comprenant N de LLRs, dont K de LLRs d'information et N-K de LLRs de parité. On forme au moins un flux de mots binaires d'un premier type, correspondant chacun à une pluralité de LLRs d'information, à l'aide d'un module de conversion série/parallèle, ainsi qu'au moins un flux de mots binaires d'un second type, correspondant chacun à une pluralité de LLRs de parité, à l'aide d'un dispositif d'entrelacement lignes-colonnes comprenant une mémoire tampon de type "premier entré premier sorti", ou FIFO, à deux dimensions bouclée. Par ailleurs, on effectue des premiers accès mémoire en mode page pour écrire les mots binaires du premier type dans une première zone de la mémoire d'entrée, et on effectue des seconds accès mémoire en mode page pour écrire les mots binaires du second type dans une seconde zone de la mémoire d'entrée.

    38.
    发明专利
    未知

    公开(公告)号：FR2861207B1

    公开(公告)日：2006-02-17

    申请号：FR0312034

    申请日：2003-10-15

    Applicant: ST MICROELECTRONICS SA

    Inventor： URARD PASCAL ,  PAUMIER LAURENT ,  MEROTH YAN

    IPC: G09G5/391 ,  G06K9/36 ,  H04N3/22 ,  H04N9/77

    Abstract: The adapter has first-in first-out memories receiving values related to pixels of a an input image tile, and including outputs coupled to inputs of a weighted average calculating module (30). The module provides sampled values along a direction parallel to columns. A sample rate converter (40) coupled to a module output (51) provides values related to pixels of an output image as per a sampling rate in a direction parallel to rows. An independent claim is also included for an image adaptation method using an image adapter.

    39.
    发明专利
    未知

    公开(公告)号：FR2857178B1

    公开(公告)日：2005-09-30

    申请号：FR0308238

    申请日：2003-07-04

    Applicant: ST MICROELECTRONICS SA

    Inventor： URARD PASCAL ,  PAUMIER LAURENT ,  LANTREIBECQ ETIENNE

    IPC: H03M13/27

    Abstract: The interleaver has two random access memories (RAMs) (10, 11) to store data, and an addressing device (100) connected to respective address inputs of the RAMs. The device is arranged to transmit, at each instant of a clock, a reading instruction to one of the RAMs and a writing instruction to the other RAM, such that data is written in/read from each RAM, at each instant. An independent claim is also included for a digital signal decoding device having an interleaver and a decoder.

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