公开(公告)号：KR1020080072113A

公开(公告)日：2008-08-06

申请号：KR1020070010377

申请日：2007-02-01

Applicant: 삼성전자주식회사

Inventor： 정재식 ,  심성민 ,  장동현 ,  최희국

IPC: H01L21/28 ,  H01L21/8242

CPC classification number: H01L23/525 ,  H01L21/7682 ,  H01L23/3114 ,  H01L23/5222 ,  H01L24/06 ,  H01L24/11 ,  H01L24/12 ,  H01L2224/02311 ,  H01L2224/0236 ,  H01L2224/024 ,  H01L2224/0401 ,  H01L2224/04042 ,  H01L2224/05624 ,  H01L2224/05647 ,  H01L2224/06136 ,  H01L2224/11901 ,  H01L2224/13099 ,  H01L2224/16 ,  H01L2924/01004 ,  H01L2924/01006 ,  H01L2924/01013 ,  H01L2924/01014 ,  H01L2924/01022 ,  H01L2924/01024 ,  H01L2924/01029 ,  H01L2924/01033 ,  H01L2924/01074 ,  H01L2924/01078 ,  H01L2924/014 ,  H01L2924/181 ,  H01L2924/19041 ,  H01L2924/19043 ,  H01L2924/30105 ,  H01L2924/351 ,  H01L2924/00 ,  H01L2924/00012

Abstract: A semiconductor device and a manufacturing method thereof are provided to reduce parasitic capacitance by forming a void between conductors and filling the void with air of a low dielectric constant. A plurality of first wirings(135a) are positioned on a lower structure(101). A plurality of insulating patterns(110,140a) are formed on the lower structure in order to coat the first wirings and include at least one void. The insulating patterns between the first wirings are extended to vertical or horizontal direction. A sidewall of the first wiring has a negative slope. The void is adjacent to sidewalls of the first wirings. A part of second wirings is perpendicular to the void on the insulating patterns. The lower structure includes a conductive element perpendicular to the void.

Abstract translation: 提供了半导体器件及其制造方法，以通过在导体之间形成空隙并用低介电常数的空气填充空隙来减小寄生电容。 多个第一布线（135a）位于下结构（101）上。 多个绝缘图案（110,140a）形成在下部结构上以便涂覆第一布线并且包括至少一个空隙。 第一布线之间的绝缘图案延伸到垂直或水平方向。 第一布线的侧壁具有负斜率。 空隙与第一布线的侧壁相邻。 第二布线的一部分垂直于绝缘图案上的空隙。 下部结构包括垂直于空隙的导电元件。

公开(公告)号：KR100787894B1

公开(公告)日：2007-12-27

申请号：KR1020070007376

申请日：2007-01-24

Applicant: 삼성전자주식회사

Inventor： 유승관 ,  최희국 ,  심성민 ,  장동현

IPC: H01L21/60

CPC classification number: H01L23/49816 ,  H01L23/3114 ,  H01L23/525 ,  H01L24/45 ,  H01L24/48 ,  H01L2224/45124 ,  H01L2224/45144 ,  H01L2224/4809 ,  H01L2224/48091 ,  H01L2224/4824 ,  H01L2224/484 ,  H01L2224/48599 ,  H01L2224/48699 ,  H01L2224/73215 ,  H01L2924/00014 ,  H01L2924/01013 ,  H01L2924/01014 ,  H01L2924/01033 ,  H01L2924/01079 ,  H01L2924/014 ,  H01L2924/10253 ,  H01L2924/15311 ,  H01L2924/15787 ,  H01L2924/181 ,  H01L2924/18301 ,  H01L2924/00 ,  H01L2224/85399 ,  H01L2224/05599

Abstract: A semiconductor chip structure and a method for manufacturing the semiconductor chip structure, and a semiconductor chip package and a method for manufacturing the semiconductor chip package are provided to increase junction strength between an insulating layer and a rewiring layer, and the insulating layer and an adhesive layer, thereby preventing exfoliation therebetween. A first insulating layer(110) having a first opening(111) exposing a pad of a chip is formed on a semiconductor chip(105). A rewiring layer(115) is formed partially on the first insulating layer to be contacted with the chip pad. A second insulating layer(120) having at least one groove is formed on the rewiring layer and the first insulating layer. An adhesive layer(125) having at least one protrusions(116,123,126) interconnected with the grooves is formed on the second insulating layer.

Abstract translation: 提供半导体芯片结构和半导体芯片结构的制造方法以及半导体芯片封装以及半导体芯片封装的制造方法，以增加绝缘层与重新布线层之间的结合强度，以及绝缘层和粘接剂 从而防止它们之间的剥离。 在半导体芯片（105）上形成具有暴露芯片焊盘的第一开口（111）的第一绝缘层（110）。 部分地在第一绝缘层上形成再布线层115以与芯片焊盘接触。 在再布线层和第一绝缘层上形成具有至少一个沟槽的第二绝缘层（120）。 在所述第二绝缘层上形成具有与所述槽互连的至少一个突起（116,123,126）的粘合剂层（125）。

公开(公告)号：KR100780960B1

公开(公告)日：2007-12-03

申请号：KR1020060092456

申请日：2006-09-22

Applicant: 삼성전자주식회사

Inventor： 김순범 ,  심성민 ,  장동현 ,  정재식 ,  오세용

IPC: H01L21/60

CPC classification number: H01L24/11 ,  H01L2224/05001 ,  H01L2224/05022 ,  H01L2224/05023 ,  H01L2224/05147 ,  H01L2224/05166 ,  H01L2224/05171 ,  H01L2224/05548 ,  H01L2224/05568 ,  H01L2224/05639 ,  H01L2224/05647 ,  H01L2224/13099 ,  H01L2224/16 ,  H01L2924/01006 ,  H01L2924/01022 ,  H01L2924/01024 ,  H01L2924/01029 ,  H01L2924/01033 ,  H01L2924/01047 ,  H01L2924/01078 ,  H01L2924/014 ,  H01L2924/19041 ,  H01L2924/00014 ,  H01L2924/013 ,  H01L2924/01028

Abstract: A method for forming wires and bumps for semiconductor devices is provided to reduce a manufacturing cost and improve throughput. First and second seed metal layers(120a,125) are formed on a semiconductor chip(110). A mask is formed on the first seed metal layer to be formed wires and a first seed metal layer to be not formed the wires is exposed. Metal oxide(120b) is formed by oxidizing the exposed first seed metal layer. Then, the mask is removed. Wiring metals(130a) is formed on the exposed surface by removing the mask, thereby forming wires. The second seed metal layer to be not formed the wires is removed.

Abstract translation: 提供一种用于形成用于半导体器件的导线和凸块的方法，以降低制造成本并提高生产量。 第一种子金属层（120a，125）形成在半导体芯片（110）上。 在要形成的导线的第一种子金属层上形成掩模，露出不形成线的第一种子金属层。 通过氧化暴露的第一种子金属层形成金属氧化物（120b）。 然后，去除面具。 通过去除掩模在暴露的表面上形成接线金属（130a），由此形成电线。 除去不形成线的第二籽晶金属层。

公开(公告)号：KR100618543B1

公开(公告)日：2006-08-31

申请号：KR1020040044050

申请日：2004-06-15

Applicant: 삼성전자주식회사

Inventor： 김순범 ,  김웅광 ,  마금희 ,  오세용 ,  심성민 ,  송영희 ,  이강욱 ,  정세영

IPC: H01L23/28

CPC classification number: C25D7/12 ,  C25D5/02 ,  H01L21/2885 ,  H01L21/76898 ,  H01L23/3114 ,  H01L23/481 ,  H01L24/03 ,  H01L24/05 ,  H01L24/11 ,  H01L2224/02166 ,  H01L2224/0401 ,  H01L2224/05554 ,  H01L2224/05599 ,  H01L2224/05639 ,  H01L2224/05644 ,  H01L2224/05647 ,  H01L2224/13009 ,  H01L2224/13025 ,  H01L2224/13099 ,  H01L2224/16 ,  H01L2924/00014 ,  H01L2924/01004 ,  H01L2924/01006 ,  H01L2924/01013 ,  H01L2924/01014 ,  H01L2924/01022 ,  H01L2924/01024 ,  H01L2924/01028 ,  H01L2924/01029 ,  H01L2924/01033 ,  H01L2924/01046 ,  H01L2924/01047 ,  H01L2924/01075 ,  H01L2924/01078 ,  H01L2924/01079 ,  H01L2924/014 ,  H01L2924/05042 ,  H01L2924/12042 ,  H01L2924/14 ,  H01L2924/00

Abstract: 본 발명은 웨이퍼 레벨 적층 패키지용 칩 스케일 패키지 제조 방법에 관한 것으로, 물리적 연마 방법으로 실리콘과 더불어 금속막의 선단부를 연마한 다음, 감광막 형성없이 전해 도금 방법으로 웨이퍼 후면으로 노출된 금속층에 직접 도금 범프를 형성하는 웨이퍼 레벨 적층 패키지용 칩 스케일 패키지 제조 방법을 제공한다. 따라서 본 발명에 따른 제조 방법에 따르면 금속층을 형성한 이후에 진행되는 웨이퍼 후면 연마 공정이 단일 물리적 연마 공정으로 진행되기 때문에, 웨이퍼 후면 연마 공정 시간을 줄일 수 있다. 그리고 구멍에 충전된 금속층의 선단부를 연마하는 과정에서 제거하기 때문에, 종래와 같이 금속층의 연마없이 금속층 외측의 실리콘만을 선택적으로 제거하는 공정에 비해서 웨이퍼 후면 연마 공정을 용이하게 진행할 수 있다.
웨이퍼 후면에 감광막을 이용한 사진 공정 없이 웨이퍼 후면에 노출된 금속층에 직접 도금 범프를 형성할 수 있기 때문에, 웨이퍼 레벨 도금 범프 형성 공정을 간소화시켜 시간적 비용적인 면에서 이득을 기대할 수 있다.
웨이퍼 레벨, 적층 패키지, 도금, 범프, 관통 전극

公开(公告)号：KR100605315B1

公开(公告)日：2006-07-28

申请号：KR1020040060188

申请日：2004-07-30

Applicant: 삼성전자주식회사

Inventor： 정세영 ,  심성민 ,  송영희 ,  이인영 ,  김순범

IPC: H01L21/60

CPC classification number: H01L24/05 ,  H01L23/3192 ,  H01L24/03 ,  H01L24/11 ,  H01L24/12 ,  H01L2224/0401 ,  H01L2224/05008 ,  H01L2224/05018 ,  H01L2224/05556 ,  H01L2224/05558 ,  H01L2224/05571 ,  H01L2224/05572 ,  H01L2224/05624 ,  H01L2224/05647 ,  H01L2224/13099 ,  H01L2224/131 ,  H01L2224/16 ,  H01L2924/0002 ,  H01L2924/01005 ,  H01L2924/01013 ,  H01L2924/01014 ,  H01L2924/01015 ,  H01L2924/01028 ,  H01L2924/01029 ,  H01L2924/0103 ,  H01L2924/01033 ,  H01L2924/01074 ,  H01L2924/01078 ,  H01L2924/01079 ,  H01L2924/014 ,  H01L2924/05042 ,  H01L2924/14 ,  H01L2924/00014 ,  H01L2924/00012 ,  H01L2224/05552

Abstract: 본 발명은 집적회로 칩의 입출력 패드 구조에 관한 것으로, 입출력 패드와 무전해 도금층 사이의 접합 면적을 증가시켜 접합력을 향상시키고 신뢰성을 개선하기 위한 것이다. 본 발명은 칩 단계에서 제한적으로 허용되는 크기를 넘어 패키지 단계에서 요구되는 크기로 집적회로 칩의 입출력 패드를 확장시킨다. 즉, 입출력 패드는 패시베이션층의 표면 위, 또는 폴리머층의 표면 위로 연장되어 무전해 도금층과 솔더 볼의 크기에 맞게 증가된다. 입출력 패드는 재배선 또는 테스트용 패드를 겸하도록 형성할 수도 있다.
플립 칩 범프, 웨이퍼 레벨 패키지, 입출력 패드, 무전해 도금층, 접합 면적

Abstract translation: 本发明涉及集成电路芯片的输入 - 输出焊盘结构，并且用于由电和IO垫提高了电镀层，以提高键合强度和提高可靠性之间的接触面积。 本发明将集成电路芯片的输入/输出焊盘扩展到封装级中所需的尺寸，超过了在芯片级中允许被限制的尺寸。 即，输入/输出焊盘在钝化层的表面上或在聚合物层的表面上延伸，并且根据无电镀层和焊球的尺寸而增加。 输入/输出焊盘也可以形成为用作重新布线或测试焊盘。

公开(公告)号：KR100575591B1

公开(公告)日：2006-05-03

申请号：KR1020040058689

申请日：2004-07-27

Applicant: 삼성전자주식회사

Inventor： 이인영 ,  심성민 ,  장동현 ,  정현수 ,  송영희 ,  박명순

IPC: H01L23/48 ,  H01L23/28 ,  H01L23/50

CPC classification number: H01L23/481 ,  H01L21/78 ,  H01L23/3128 ,  H01L23/525 ,  H01L24/02 ,  H01L24/10 ,  H01L24/13 ,  H01L25/0657 ,  H01L2224/0401 ,  H01L2224/13 ,  H01L2224/13099 ,  H01L2225/06513 ,  H01L2225/06517 ,  H01L2225/0652 ,  H01L2225/06524 ,  H01L2225/06527 ,  H01L2225/06541 ,  H01L2225/06551 ,  H01L2924/01005 ,  H01L2924/01006 ,  H01L2924/01013 ,  H01L2924/01014 ,  H01L2924/01015 ,  H01L2924/01019 ,  H01L2924/01022 ,  H01L2924/01024 ,  H01L2924/01028 ,  H01L2924/01029 ,  H01L2924/01033 ,  H01L2924/01046 ,  H01L2924/01047 ,  H01L2924/01075 ,  H01L2924/01078 ,  H01L2924/01079 ,  H01L2924/01082 ,  H01L2924/014 ,  H01L2924/05042 ,  H01L2924/14 ,  H01L2924/15311 ,  H01L2924/30107 ,  H01L2924/00

Abstract: 본 발명은 웨이퍼 레벨 적층 패키지용 칩 스케일 패키지 및 그 제조 방법에 관한 것으로, 관통 전극을 형성하기 위한 레이저 드릴링 공정과 감광막을 이용한 절연층 패터닝 공정과 같은 크리티클 공정 없이 일반적인 반도체 제조 공정을 이용하여 관통 전극을 형성하기 위해서, 반도체 웨이퍼의 칩 절단 영역을 따라서 소정의 깊이로 쏘잉하여 슬롯을 형성하고, 슬롯에 층간 절연 소재의 절연층을 형성한 후 일반적인 반도체 제조 공정을 이용하여 관통 전극을 형성하는 웨이퍼 레벨 적층 패키지용 칩 스케일 패키지 및 그 제조 방법을 제공한다.
웨이퍼 레벨, 적층, 칩 스케일 패키지, 슬롯, 층간 절연층, 감광막

公开(公告)号：KR100570514B1

公开(公告)日：2006-04-13

申请号：KR1020040045567

申请日：2004-06-18

Applicant: 삼성전자주식회사

Inventor： 김순범 ,  김웅광 ,  이강욱 ,  정세영 ,  심성민 ,  송영희

IPC: H01L23/48

CPC classification number: H01L21/563 ,  H01L23/3114 ,  H01L23/3128 ,  H01L23/481 ,  H01L24/29 ,  H01L24/32 ,  H01L24/81 ,  H01L25/0657 ,  H01L25/50 ,  H01L2224/05573 ,  H01L2224/13025 ,  H01L2224/16145 ,  H01L2224/16225 ,  H01L2224/274 ,  H01L2224/32145 ,  H01L2224/32225 ,  H01L2224/73203 ,  H01L2224/73204 ,  H01L2224/8121 ,  H01L2224/81815 ,  H01L2224/83191 ,  H01L2224/83194 ,  H01L2225/06513 ,  H01L2225/06541 ,  H01L2225/06582 ,  H01L2924/01006 ,  H01L2924/01029 ,  H01L2924/01033 ,  H01L2924/01079 ,  H01L2924/12042 ,  H01L2924/14 ,  H01L2924/15311 ,  H01L2924/15331 ,  H01L2924/3511 ,  H01L2924/00

Abstract: 본 발명은 웨이퍼 레벨 칩 스택 패키지 제조 방법에 관한 것으로서, ⒜칩 가장자리 부분에 관통전극이 형성되고 그 관통전극의 일측 부분에 범프가 형성된 반도체 칩 복수 개를 갖는 웨이퍼들을 준비하는 단계, ⒝칩 단위로 고상 접착수단을 부착하는 단계, ⒞상하 반도체 칩들간 서로 대응되는 관통전극을 범프 본딩시키고 상기 고상 접착수단에 의해 상하 반도체 칩들이 부착되도록 하여 복수의 웨이퍼를 적층시키는 단계, ⒟적층된 웨이퍼들을 칩 스택 패키지 단위로 절단하는 단계, 및 ⒠칩 스택 패키지의 반도체 칩들 사이의 공간에 액상 접착수단을 주입하는 단계를 포함하는 것을 특징으로 한다. 이에 따르면, 웨이퍼 레벨이나 칩 레벨 등에서의 칩 적층 과정에서 물리적인 또는 기계적인 안전성이 확보될 수 있으며 신뢰성이 확보될 수 있다. 또한, 칩 적층 후 범프 연결에 대한 검사도 가능하게 된다.
웨이퍼 레벨, 칩 스택 패키지, 적층 칩 패키지, 멀티 칩 패키지, 봉지, 접착제, 접착 테이프

公开(公告)号：KR1020060028011A

公开(公告)日：2006-03-29

申请号：KR1020040076989

申请日：2004-09-24

Applicant: 삼성전자주식회사

Inventor： 정현수 ,  심성민 ,  장동현 ,  박명순 ,  이인영 ,  정재식 ,  송영희 ,  정세영

IPC: H01L21/60 ,  H01L21/768 ,  H01L23/48

CPC classification number: H01L2224/11

Abstract: 본 발명은 전극 패드들이 형성된 웨이퍼 상에 보호막을 형성하는 단계, 보호막 상에 제 1 층간 절연층을 형성하는 단계, 제 1 층간 절연층 상에 소정의 패턴으로 회로 재배선층을 형성하는 단계, 회로 재배선층 노출부를 갖는 제 2 층간 절연층을 형성하는 단계, 및 회로 재배선층 노출부에 외부접속단자를 형성하는 단계를 포함하는 웨이퍼 레벨 칩 스케일 패키지 제조방법에 있어서, 회로 재배선층 노출부를 형성하는 단계는, 회로 재배선층을 덮도록 제 1 층간 절연층 상에 제 2 층간 절연층을 코팅하는 단계, 회로 재배선층 노출부와 동일한 패턴이 양각된 웨이퍼 레벨 스탬프로 제 2 층간 절연층을 압착하여 음각 패턴을 형성하는 단계, 및 제 2 층간 절연층의 음각 패턴을 제거하여 회로 재배선층 노출부를 형성하는 단계를 포함하는 것을 특징으로 한다. 이에 따르면, 복잡한 광 식각 공정 대신 물리적으로 압착하는 웨이퍼 레벨 스탬프를 사용함에 따라 공정이 단순해지고 연속공정이 용이하여 생산성이 향상되며, 불량 발생 및 원가의 상승을 방지한다.
웨이퍼 레벨 칩 스케일 패키지, 웨이퍼 레벨 스탬프, 층간 절연층, 회로 재배선층, 외부 접속단자, 양각 패턴, 음각 패턴

公开(公告)号：KR1020050118904A

公开(公告)日：2005-12-20

申请号：KR1020040044050

申请日：2004-06-15

Applicant: 삼성전자주식회사

Inventor： 김순범 ,  김웅광 ,  마금희 ,  오세용 ,  심성민 ,  송영희 ,  이강욱 ,  정세영

IPC: H01L23/28

CPC classification number: C25D7/12 ,  C25D5/02 ,  H01L21/2885 ,  H01L21/76898 ,  H01L23/3114 ,  H01L23/481 ,  H01L24/03 ,  H01L24/05 ,  H01L24/11 ,  H01L2224/02166 ,  H01L2224/0401 ,  H01L2224/05554 ,  H01L2224/05599 ,  H01L2224/05639 ,  H01L2224/05644 ,  H01L2224/05647 ,  H01L2224/13009 ,  H01L2224/13025 ,  H01L2224/13099 ,  H01L2224/16 ,  H01L2924/00014 ,  H01L2924/01004 ,  H01L2924/01006 ,  H01L2924/01013 ,  H01L2924/01014 ,  H01L2924/01022 ,  H01L2924/01024 ,  H01L2924/01028 ,  H01L2924/01029 ,  H01L2924/01033 ,  H01L2924/01046 ,  H01L2924/01047 ,  H01L2924/01075 ,  H01L2924/01078 ,  H01L2924/01079 ,  H01L2924/014 ,  H01L2924/05042 ,  H01L2924/12042 ,  H01L2924/14 ,  H01L2924/00

Abstract: 본 발명은 웨이퍼 레벨 적층 패키지용 칩 스케일 패키지 제조 방법에 관한 것으로, 물리적 연마 방법으로 실리콘과 더불어 금속막의 선단부를 연마한 다음, 감광막 형성없이 전해 도금 방법으로 웨이퍼 후면으로 노출된 금속층에 직접 도금 범프를 형성하는 웨이퍼 레벨 적층 패키지용 칩 스케일 패키지 제조 방법을 제공한다. 따라서 본 발명에 따른 제조 방법에 따르면 금속층을 형성한 이후에 진행되는 웨이퍼 후면 연마 공정이 단일 물리적 연마 공정으로 진행되기 때문에, 웨이퍼 후면 연마 공정 시간을 줄일 수 있다. 그리고 구멍에 충전된 금속층의 선단부를 연마하는 과정에서 제거하기 때문에, 종래와 같이 금속층의 연마없이 금속층 외측의 실리콘만을 선택적으로 제거하는 공정에 비해서 웨이퍼 후면 연마 공정을 용이하게 진행할 수 있다.
웨이퍼 후면에 감광막을 이용한 사진 공정 없이 웨이퍼 후면에 노출된 금속층에 직접 도금 범프를 형성할 수 있기 때문에, 웨이퍼 레벨 도금 범프 형성 공정을 간소화시켜 시간적 비용적인 면에서 이득을 기대할 수 있다.

公开(公告)号：KR1020010019543A

公开(公告)日：2001-03-15

申请号：KR1019990035991

申请日：1999-08-27

Applicant: 삼성전자주식회사

Inventor： 이태우 ,  심성민

IPC: H01L23/48

Abstract: PURPOSE: A semiconductor device having a solder ball is provided to prevent a metal interconnection from being corroded by moisture absorbed in the solder ball, by forming a silicon nitride-based insulating layer on the metal interconnection electrically connecting the solder ball and a bonding pad. CONSTITUTION: An interconnection layer electrically connects a solder ball(116) with a bonding pad(102). A passivation layer(110) for the interconnection layer covers an upper portion and a sidewall of the interconnection layer to prevent the interconnection layer from being damaged. The passivation layer for the interconnection layer is silicon nitride-based insulating material.

Abstract translation: 目的：提供一种具有焊球的半导体器件，通过在电连接焊球和接合焊盘的金属互连上形成氮化硅基绝缘层，防止金属互连被吸附在焊锡球中的水分所腐蚀。 构成：互连层将焊球（116）与接合焊盘（102）电连接。 用于互连层的钝化层（110）覆盖互连层的上部和侧壁，以防止互连层受损。 用于互连层的钝化层是基于氮化硅的绝缘材料。