公开(公告)号：KR100385952B1

公开(公告)日：2003-06-02

申请号：KR1020010003165

申请日：2001-01-19

Applicant: 삼성전자주식회사

Inventor： 정정희 ,  박인성 ,  여재현

IPC: H01L27/108

CPC classification number: H01L21/02205 ,  C23C16/405 ,  C23C16/45553 ,  H01L21/02183 ,  H01L21/02271 ,  H01L21/0228 ,  H01L21/31604 ,  H01L21/31683 ,  H01L21/31691 ,  H01L28/40

Abstract: Semiconductor capacitors comprise first electrodes, second electrodes, and tantalum oxide layers positioned between the first electrodes and the second electrodes. The tantalum oxide layers are formed by depositing at least one precursor and ozone gas, the at least one precursor represented by the formula:wherein X is selected from the group consisting of nitrogen, sulfur, oxygen, and a carbonyl group; and wherein R1 and R2 are independently alkyl.

Abstract translation: 半导体电容器包括位于第一电极和第二电极之间的第一电极，第二电极和钽氧化物层。 通过沉积至少一种前体和臭氧气体形成钽氧化物层，所述至少一种前体由下式表示：其中X选自氮，硫，氧和羰基; 并且其中R 1和R 2独立地为烷基。

公开(公告)号：KR1020020061880A

公开(公告)日：2002-07-25

申请号：KR1020010002960

申请日：2001-01-18

Applicant: 삼성전자주식회사

Inventor： 정정희 ,  박인성 ,  여재현

IPC: H01L27/04

CPC classification number: H01L28/60 ,  C23C16/18 ,  H01L21/31604 ,  H01L21/31683 ,  H01L28/90

Abstract: PURPOSE: A method for fabricating a semiconductor capacitor using a metal oxide layer as a dielectric layer is provided to prevent a lower electrode from being oxidized by oxygen supplied in forming the metal oxide layer, by forming a metal pretreatment layer on the lower electrode. CONSTITUTION: The lower electrode is formed on a semiconductor substrate. The metal pretreatment layer(330) is formed on the lower electrode by a chemical vapor deposition(CVD) process in which a metal precursor containing oxygen is used as source gas. A metal oxide layer(340) is formed on the metal pretreatment layer. An upper electrode is formed on the metal oxide layer.

Abstract translation: 目的：提供一种使用金属氧化物层作为电介质层制造半导体电容器的方法，以通过在下电极上形成金属预处理层来防止下电极在形成金属氧化物层时供应的氧被氧化。 构成：下电极形成在半导体衬底上。 金属预处理层（330）通过化学气相沉积（CVD）工艺形成在下电极上，其中使用含有氧的金属前体作为源气体。 在金属预处理层上形成金属氧化物层（340）。 在金属氧化物层上形成上电极。

公开(公告)号：KR1020010047952A

公开(公告)日：2001-06-15

申请号：KR1019990052391

申请日：1999-11-24

Applicant: 삼성전자주식회사

Inventor： 정정희

IPC: G03F7/039

CPC classification number: G03F7/0395 ,  G03F7/0035 ,  G03F7/0382 ,  G03F7/0397 ,  G03F7/38 ,  G03F7/40

Abstract: PURPOSE: A resist composition and a method for forming contact using the same are provided which control the flow rate of a resist pattern and form a fine contact pattern beyond the limit of an exposing device and minimize profile variation of the resist pattern. CONSTITUTION: The resist composition comprises a resist for deep ultra-violet rays such as acetal protected-polyhydroxystyrene resin, each 3-15 wt.% of free radical initiator and cross linker regarding the weight of the solid resin. The method comprises steps of: (i) forming layer insulating film on a base plate; (ii) coating the layer insulating film with the cross linker and the free radical initiator added resist for deep ultra-violet rays; (iii) patterning the coated resist to expose certain area of the layer insulating film; (iv) baking the resist pattern at a temperature of 120-170 deg.C for 90-150 seconds in one step to flow; and (v) etching the exposed part of the layer insulating film by using the flown resist pattern as a mask.

Abstract translation: 目的：提供一种抗蚀剂组合物和使用该抗蚀剂组合物形成接触的方法，其控制抗蚀剂图案的流速并形成超出曝光装置极限的微细接触图案，并使抗蚀剂图案的轮廓变化最小化。 构成：抗蚀剂组合物包含用于深紫外线的抗蚀剂，例如缩醛保护的多羟基苯乙烯树脂，每个3-15重量％的自由基引发剂和与固体树脂重量相关的交联剂。 该方法包括以下步骤：（i）在基板上形成层绝缘膜; （ii）用交联剂涂覆该层绝缘膜，并将自由基引发剂添加到深紫外线的抗蚀剂中; （iii）图案化所述涂覆的抗蚀剂以暴露所述层绝缘膜的某些区域; （iv）在120-170℃的温度下一步烘烤90-150秒的抗蚀剂图案以流动; 以及（v）通过使用防护层图案作为掩模蚀刻层绝缘膜的暴露部分。

公开(公告)号：KR101303178B1

公开(公告)日：2013-09-09

申请号：KR1020070087728

申请日：2007-08-30

Applicant: 삼성전자주식회사

Inventor： 최재형 ,  강성호 ,  정정희 ,  이석민 ,  서종범 ,  김영민

IPC: H01L27/04 ,  H01L27/108

Abstract: 쓰루풋을 저하시키지 않으면서도 우수한 전기적 특성 및 누설 전류 특성을 갖는 캐패시터의 유전막 제조방법을 개시한다. 개시된 본 발명은, 제 1 반응 소스를 공급하는 단계, 퍼지하는 단계, 제 2 반응 소스를 공급하는 단계, 및 퍼지하는 단계로 구성되는 단위 사이클을 다수 번 반복하여 유전막을 제조하는 방법에 있어서, 상기 다수의 사이클들 중 초기 사이클 동안은 상기 제 1 반응 소스 및 제 2 반응 소스 중 적어도 하나를 제 1 시간 동안 공급하고, 상기 초기 사이클 이후부터 최종 사이클까지의 후기 사이클 동안은 제 1 반응 소스 및 제 2 반응 소스를 상기 제 1 시간보다 짧은 제 2 시간동안 공급한다. 이때, 상기 초기 사이클의 회수는 상기 후기 사이클의 회수보다 작다.
사이클, ALD, 반응 소스, 하프늄 산화막, 알루미늄 산화막

公开(公告)号：KR1020090028030A

公开(公告)日：2009-03-18

申请号：KR1020070093291

申请日：2007-09-13

Applicant: 삼성전자주식회사

Inventor： 탁용석 ,  정정희 ,  김진용 ,  김완돈 ,  김영선

IPC: H01L27/108

CPC classification number: H01L28/75 ,  H01L28/65

Abstract: A semiconductor device and the manufacturing method thereof are provided to improve the electrical characteristic of the capacitor by interposing the second bottom electrode of the thickness of 70 Å through 3 between the first bottom electrode and the dielectric layer. The semiconductor device(1) comprises the bottom electrode(101), and the dielectric layer(200) and the first upper electrode(301). The bottom electrode comprises the first bottom electrode(110) and the second bottom electrode(120). The material of the second bottom electrode is different from the material of the first bottom electrode. The second bottom electrode is formed in at least a part phase of the first bottom electrode. The second bottom electrode has the thickness of 3Å to 70 Å. The dielectric layer is formed in at least a part phase of the second bottom electrode. The first upper electrode is formed on the dielectric layer.

Abstract translation: 提供半导体器件及其制造方法，通过在第一底部电极和电介质层之间插入厚度为70埃至3埃的第二底部电极来改善电容器的电气特性。 半导体器件（1）包括底部电极（101）和电介质层（200）和第一上部电极（301）。 底部电极包括第一底部电极（110）和第二底部电极（120）。 第二底部电极的材料与第一底部电极的材料不同。 第二底部电极形成在第一底部电极的至少一部分相中。 第二底部电极具有3埃至70埃的厚度。 介电层形成在第二底部电极的至少一部分相中。 第一上电极形成在电介质层上。

公开(公告)号：KR1020080032599A

公开(公告)日：2008-04-15

申请号：KR1020070087728

申请日：2007-08-30

Applicant: 삼성전자주식회사

Inventor： 최재형 ,  강성호 ,  정정희 ,  이석민 ,  서종범 ,  김영민

IPC: H01L27/04 ,  H01L27/108

Abstract: A method for manufacturing a capacitor dielectric film is provided to supply large amount of reaction sources at the initial ALD(Automatic Layer Deposition) cycle by setting up the time for supplying a reaction gas of the initial ALD cycle longer than that of a latter ALD cycle. A lower part electrode(110) is formed on a semiconductor substrate(100). A first layer(121), a crystallization prevention layer(125) and a second layer(128) having the high-k are formed on the lower part electrode, as a capacitor dielectric layer(120). The first and the second layers are formed out of at least one selected from a group consisting of HfO2, ZrO2, TawO5, TiO2 and STO(STxBiyTiOx). The capacitor dielectric layer is formed by an ALD method, so as to be deposited uniformly on the surface of the lower part electrode which is formed three-dimensionally. And the capacitor dielectric is formed in a batch type ALD apparatus in which the plural wafers are processed collectively, so as to improve the throughput.

Abstract translation: 提供一种用于制造电容器电介质膜的方法，用于在初始ALD（自动层沉积）循环中提供大量的反应源，通过设置用于提供初始ALD循环的反应气体的时间比后一ALD循环的反应气体的时间长 。 在半导体衬底（100）上形成下部电极（110）。 作为电容器电介质层（120），在下部电极上形成具有高k的第一层（121），结晶化防止层（125）和第二层（128）。 第一层和第二层由选自HfO 2，ZrO 2，TawO 5，TiO 2和STO（STxBiyTiO x）中的至少一种形成。 电容器电介质层通过ALD法形成，以均匀地沉积在三维形成的下部电极的表面上。 电容器电介质是以分批式ALD装置形成的，其中集中处理多个晶片，以提高生产量。

公开(公告)号：KR100655074B1

公开(公告)日：2006-12-11

申请号：KR1020040091718

申请日：2004-11-11

Applicant: 삼성전자주식회사

Inventor： 김락환 ,  조영주 ,  김성태 ,  박인선 ,  이현덕 ,  이현석 ,  정정희 ,  김현영 ,  임현석

IPC: H01L27/108

CPC classification number: H01L28/91 ,  H01L27/10817 ,  H01L27/10852 ,  H01L28/75

Abstract: 본 발명은 생산 수율을 증대 또는 극대화 할 수 있는 스토리지 커패시터 및 그의 제조방법에 관한 것으로, 그의 제조방법은, 층간 절연막에 형성된 콘택홀을 통해 노출되는 콘택 플러그 및 상기 층간 절연막 상에 식각정지막 및 주형 산화막을 소정 두께로 적층하는 단계; 상기 콘택 플러그 상부의 주형 산화막 및 식각정지막을 선택적으로 제거하여 상기 콘택 플러그가 상기 주형 산화막 및 식각정지막에 의해 선택적으로 노출되는 트렌치를 형성하는 단계; 상기 트렌치를 포함하는 상기 반도체 기판의 전면에 티타늄막 및 티타늄 질화막을 적층하는 과정에서 상기 티타늄 질화막의 형성 중 또는 후에 소정 두께를 갖는 적어도 하나 이상의 티타늄 산질화막을 형성하여 상기 콘택 플러그와 전기적으로 연결되는 스토리지 전극을 형성하고, 상기 트렌치를 포함하는 상기 반도체 기판의 전면에 희생 산화막을 형성하고, 상기 주형 산화막이 노출되도록 상기 반도체 기판을 평탄화하여 스토리지 전극의 노드를 분리하는 단계; 상기 식각 용액으로 희생 산화막 및 주형 산화막을 제거하는 단계; 및 상기 스토리지 전극 상에 각각 소정 두께의 유전막 및 플레이트 전극을 형성하는 단계를 포함하여 이루어진다.
티타늄 질화막, 티타늄 산질화막, 스토리지(storage) 전극, 플레이트 전극

公开(公告)号：KR100652420B1

公开(公告)日：2006-12-01

申请号：KR1020050069664

申请日：2005-07-29

Applicant: 삼성전자주식회사

Inventor： 최재형 ,  정정희 ,  이종철 ,  오세훈

IPC: H01L27/108 ,  H01L21/20

CPC classification number: H01L21/0228 ,  C23C16/45529 ,  C23C16/45546 ,  H01L21/02175 ,  H01L21/022 ,  H01L21/02205 ,  H01L21/3141 ,  H01L21/3142 ,  H01L21/31616 ,  H01L21/31645 ,  H01L28/56

Abstract: 쓰루풋을 개선함과 동시에 고온 공정시 유전막의 누설 전류를 방지할 수 있는 300mm 웨이퍼상에 유전막 제조방법, 그 유전막을 포함하는 MIM 캐패시터의 제조방법 및 그 유전막을 제조하기 위한 배치 타입 ALD 장치를 개시한다. 개시된 유전막 제조방법은 먼저, 제 1 배치 타입 장비에서, 웨이퍼상에 원자층 증착법으로 제 1 유전막을 형성한다. 그 후에, 제 2 배치 타입 장비에서 상기 제 1 유전막 상부에 상기 제 1 유전막 보다 높은 결정화 온도를 갖는 제 2 유전막을 원자층 증착법으로 형성한다음, 제 3 배치 타입 장비에서, 상기 제 2 유전막상에 제 3 유전막을 원자층 증착법으로 형성한다.
하프늄 산화막, 알루미늄 산화막, ALD, 배치(batch), 노즐, MIM

公开(公告)号：KR1020060102470A

公开(公告)日：2006-09-27

申请号：KR1020050069664

申请日：2005-07-29

Applicant: 삼성전자주식회사

Inventor： 최재형 ,  정정희 ,  이종철 ,  오세훈

IPC: H01L27/108 ,  H01L21/20

CPC classification number: H01L21/0228 ,  C23C16/45529 ,  C23C16/45546 ,  H01L21/02175 ,  H01L21/022 ,  H01L21/02205 ,  H01L21/3141 ,  H01L21/3142 ,  H01L21/31616 ,  H01L21/31645 ,  H01L28/56

Abstract: Provided are methods of manufacturing dielectric films including forming a first dielectric film on a wafer using atomic layer deposition (ALD) in a first batch type apparatus, forming a second dielectric film on the first dielectric film using atomic layer deposition in a second batch type apparatus, wherein the second dielectric film has a higher crystallization temperature than the first dielectric film and forming a third dielectric film on the second dielectric film using atomic layer deposition in a third batch type apparatus. Methods of manufacturing metal-insulator-metal (MIM) capacitors using the methods of forming the dielectric films and batch type atomic layer deposition apparatus for forming the dielectric films are also provided.

公开(公告)号：KR1020060097865A

公开(公告)日：2006-09-18

申请号：KR1020050018743

申请日：2005-03-07

Applicant: 삼성전자주식회사

Inventor： 권종완 ,  김성태 ,  김영선 ,  유차영 ,  박영근 ,  최재형 ,  정은애 ,  여재현 ,  임기빈 ,  정정희

IPC: H01L21/8242

Abstract: 스트레스 완화를 위한 텅스텐 이중층을 포함하는 커패시터 제조 방법을 제시한다. 본 발명에 따르면, 반도체 기판 상에 금속 하부 전극, 유전층, 금속 상부 전극을 순차적으로 형성하고, 상부 전극 상에 스트레스 완화를 위한 스트레스 보상층을 물리적기상증착에 의한 텅스텐층(PVD-W layer)을 포함하여 형성한다. 이때, 스트레스 보상층 하부에 상부 전극을 후속 공정으로부터 보호하는 캐핑층(capping layer)을 화학적기상증착에 의한 텅스텐층(CVD-W layer)을 포함하여 형성한다.
MIM, 스트레스, CVD, PVD, 텅스텐 증착