公开(公告)号：KR100696195B1

公开(公告)日：2007-03-20

申请号：KR1020050085167

申请日：2005-09-13

Applicant: 한국전자통신연구원

Inventor： 김기현 ,  윤성민 ,  유인규 ,  강승열 ,  안성덕 ,  백규하 ,  서경수

IPC: H01L29/786 ,  H01L21/336

CPC classification number: H01L51/052 ,  H01L51/0055 ,  H01L51/0545

Abstract: 본 발명은 저온 경화형 고분자 게이트 절연막 및 이를 이용한 유기 박막 트랜지스터에 관한 것이다. 본 발명에 따른 게이트 절연막은 아크릴레이트계 화합물, 안하이드라이드계 화합물 및 에폭시계 화합물로부터 저온에서 형성될 수 있으며, 저온 형성이 가능하기 때문에 선공정막에 미치는 영향이 최소화될 수 있고, 이렇게 형성된 게이트 절연막은 내화학성, 고내열성 및 우수한 표면 특성을 갖는다.
또한, 본 발명에 따른 게이트 절연막을 유기 활성막, 게이트 전극 및 소스-드레인 전극을 구비하는 유기 박막 트랜지스터에서 게이트 전극 상부에 형성시킴으로써 우수한 전기적 특성을 갖게 한다.
게이트 절연막, 저온 경화, 유기 박막 트랜지스터

公开(公告)号：KR1020070027939A

公开(公告)日：2007-03-12

申请号：KR1020050079915

申请日：2005-08-30

Applicant: 한국전자통신연구원 ,  한국화학연구원

Inventor： 안성덕 ,  강승열 ,  백규하 ,  김철암 ,  유인규 ,  오지영 ,  김기현 ,  서경수 ,  안진희 ,  최중권 ,  정명주

IPC: C07C245/10

Abstract: Provided are pentacene precursors, which are synthesized by a Diels-Alder reaction, have high solubility in organic solvent, and produce pentacene via a retro Diels-Alder reaction by pyrolysis without using vacuum devices. The pentacene precursor is a Diels-Alder reaction product of an aromatic azine compound and a benzyne equivalent and comprises at least one -N=N- bridge on a 2 to 4-positioned benzene ring of the following formula(I). The aromatic azine compound is selected from phthalazine, pyridazine, or tetrazine. The benzyne equivalent is selected from tetrabromobenzene, 2,3-dibromonaphthalene, or phthalic anhydride.

Abstract translation: 通过Diels-Alder反应合成的并五苯前体在有机溶剂中具有很高的溶解度，并且通过热解而不使用真空装置通过复古Diels-Alder反应产生并五苯。 并五苯前体是芳族吖嗪化合物和苯并对等物的Diels-Alder反应产物，并且在下述式（I）的2至4位苯环上包含至少一个-N = N-桥。 芳族吖嗪化合物选自酞嗪，哒嗪或四嗪。 苯并对当量选自四溴苯，2,3-二溴萘或邻苯二甲酸酐。

公开(公告)号：KR100593300B1

公开(公告)日：2006-06-26

申请号：KR1020040091257

申请日：2004-11-10

Applicant: 한국전자통신연구원

Inventor： 김기현 ,  윤성민 ,  유인규 ,  강승열 ,  안성덕 ,  백규하 ,  서경수

IPC: C08J5/22 ,  H01L29/786

CPC classification number: H01L51/052 ,  H01L51/0052

Abstract: 본 발명은 열경화성 유기고분자 게이트 절연막 조성물 및 이를 이용한 유기박막 트랜지스터를 개시한다. 본 발명에 따른 열경화성 유기고분자 게이트 절연막 조성물은 유기고분자 게이트 절연막 소재로써 폴리비닐 페놀에 열경화성 물질을 포함시켜 내화학성과 절연특성을 향상시킨 것이고, 유기박막 트랜지스터는 상기 조성물로부터 형성된 유기고분자 게이트 절연막을 구비한다.
본 발명에 따른 유기고분자 게이트 절연막 조성물은 유기 고분자에 열경화성을 부여하여 내화학성과 절연특성을 향상시키면서, 소자 특성이 향상된 막을 형성시킬 수 있다.
폴리비닐 페놀, 게이트 절연막, 열경화성, 유기박막 트랜지스터

公开(公告)号：KR1020060064995A

公开(公告)日：2006-06-14

申请号：KR1020040103698

申请日：2004-12-09

Applicant: 한국전자통신연구원

Inventor： 유인규 ,  강승열 ,  김기현 ,  안성덕 ,  백규하 ,  김철암 ,  서경수

IPC: H01L51/40 ,  H01L21/027

CPC classification number: H01L51/0016 ,  H01L21/0272

Abstract: 본 발명은 유기물 전도체막의 미세 패터닝 방법, 이로부터 형성된 미세 패턴화된 유기물 전도체막 및 미세 패턴화된 유기물 전도체막을 적용시킨 유기 박막 트랜지스터에 관한 것이다. 본 발명에 따른 유기물 전도체의 미세 패터닝 방법은 노광조건을 제어하고, 리프트 오프 방법을 적용하여 유기물의 특성에 영향을 주지 않으면서 미세 패터닝이 가능한 방법을 제공하는 것이다.
유기물, 미세 패터닝, 감광막, 리프트 오프

公开(公告)号：KR100276435B1

公开(公告)日：2000-12-15

申请号：KR1019970071621

申请日：1997-12-22

Applicant: 한국전자통신연구원

Inventor： 윤용선 ,  백규하 ,  박종문 ,  남기수

IPC: H01L27/085

Abstract: PURPOSE: A method for manufacturing a self-aligned source/drain CMOS device is provided to improve an operating speed of a CMOS by removing a defect of a grain. CONSTITUTION: A field oxide layer(52), an isolation oxide layer(53), a polysilicon(54), and a chemical deposition oxide layer are formed on a substrate(51). A self-aligned source/drain pattern is formed by etching the chemical deposition oxide layer, the polysilicon(54), and the isolation oxide layer(53). A polysilicon or amorphous silicon is formed on a source/drain region. A nitride layer is deposited thereon. A sidewall spacer nitride layer is formed by etching the nitride layer. All parts except for the polysilicon is oxidized by using the sidewall nitride layer. A thermal oxide layer is grown and etched. A gate oxide layer is formed on the result material. A self-aligned source/drain(62) is completed by applying a polysilicon(61) thereon.

Abstract translation: 目的：提供一种用于制造自对准源极/漏极CMOS器件的方法，以通过去除晶粒缺陷来提高CMOS的工作速度。 构成：在基板（51）上形成场氧化物层（52），隔离氧化物层（53），多晶硅（54）和化学沉积氧化物层。 通过蚀刻化学沉积氧化物层，多晶硅（54）和隔离氧化物层（53）来形成自对准的源极/漏极图案。 在源极/漏极区域上形成多晶硅或非晶硅。 在其上沉积氮化物层。 通过蚀刻氮化物层形成侧壁间隔氮化物层。 除了多晶硅之外的所有部分都通过使用侧壁氮化物层而被氧化。 生长和蚀刻热氧化物层。 在结果材料上形成栅氧化层。 通过在其上施加多晶硅（61）来完成自对准源极/漏极（62）。

公开(公告)号：KR100249779B1

公开(公告)日：2000-03-15

申请号：KR1019970065703

申请日：1997-12-03

Applicant: 한국전자통신연구원

Inventor： 박종문 ,  진영모 ,  남기수 ,  윤용선 ,  백규하

IPC: H01L21/28

Abstract: 금속 배선간의 연결을 금속비아 기둥을 이용하되, 여기에 금속비아 기둥이 연속되는 공정 과정중에 쓰러지는 문제점을 보완함으로써, 소자의 수율을 향상시킬 수 있는 반도체 소자의 다층 금속 배선방법이 개시되어 있다. 본 발명은, 금속배선 회로를 정의할때, 감광막 대신 금속 비아 기둥을 지지하는 절연막을 이용하여 금속식각을 수행하는 방법을 고안함으로써, 미세형상 형성을 용이하게 할 수 있도록 하였다. 금속 배선간의 전기적인 절연은 절연막 증착, SOG 갭-채움,절연막 증착을 통하여 이루어지며, CMP 공정기술을 이용하여 비아 기둥의 최상면이 드러나는 지점을 기준으로 평탄화를 수행한 후 2차 금속배선을 형성시킨다. 이후, 2차 금속배선 이전 까지의 단계를 반복 수행함으로써, 수율이 향상되고 공정이 용이한 다층 금속배선을 형성한다.

公开(公告)号：KR100149942B1

公开(公告)日：1999-04-15

申请号：KR1019950017306

申请日：1995-06-24

Applicant: 한국전자통신연구원

Inventor： 김천수 ,  백규하 ,  김광수 ,  강진영

IPC: H01L21/334

Abstract: 본 발명은 고속 동작용 주문형 반도체(Application Specified Integrated Circuit:이하, ASIC이라 약칭함)에 적합한 CMOS(Complementary Metal Oxide Semiconductor) 소자의 제조방법에 관한 것으로서, 그 특징은, 본 발명에 따른 CMOS 소자의 제조방법이, 기판에 소정의 깊이와 소정의 넓이로 n-웰 및 p-웰을 인접하게 형성하는 제1과정과, 상기 제1과정에 의해 형성된, 서로 인접한 위치에 있는 p-웰과 n-웰의 경계 부위를 서로 격리시키는 제2과정과, 상기 p-웰과 상기 n-웰에 트랜지스터를 형성시키기 위하여 게이트 영역, 소스 영역 및 드레인 영역을 각각의 형성시키되 사이드 월 스페이서를 이용하여 소스/드레인 영역을 최소화하는 제3과정 및 게이트, 소스, 드레인과 각각의 전극을 형성시키되 사이드 월 스페이서를 이용하여 소스/드레인을 형성시킴으로써 게이트와 소스/드레인의 � �치는 부분을 가능한 줄여서 최소화된 기생용량을 갖는 트랜지스터를 형성하는 제4과정으로 이루어지는데에 있으며, 그 효과는 사이드 월 스페이서를 이용하여 소스/드레인 영역을 형성함으로써 사진기법으로 형성하는 종래의 소스/드레인 면적보다 작은 소스/드레인 구조를 적용하여 기생용량을 최소화하므로 고속동작이 가능하게 하기 때문에 종래의 CMOS 소자보다 더 빠른 동작이 가능한 CMOS 소자를 제조하고 제공하여 고속 고집적화와 저전력소비화를 촉진하는데에 있다.

公开(公告)号：KR1019980044982A

公开(公告)日：1998-09-15

申请号：KR1019960063139

申请日：1996-12-09

Applicant: 한국전자통신연구원

Inventor： 구진근 ,  구용서 ,  백규하 ,  남기수

IPC: H01L21/8248

Abstract: 본 발명은 반도체 소자의 제조 방법에 관한 것으로, 고내압 고주파용 아날로그/디지탈 바이폴라 소자, 디지탈 회로용 CMOS 소자, 고내압용 LDMOS 및 대전류용 VDMOS 소자를 one-chip하는 공정 기술을 구현하였으며, 스마트 IC(Smart IC)의 신호 처리용으로 주로 사용되는 바이폴라 소자의 성능 향상을 위하여 PAS를 이용한 고집적도, 고주파용 PSA 소자 제조 과정을 구현하였으며 동시에 20V급 이상의 고내압 바이폴라 소자의 공정 과정도 수용하였다. 또한 집적화가 용이하도록 VDMOS의 드레인 전극을 기판이 아닌 평면위에서 배선하도록 공정 설계를 하였고, 이 과정에서 VDMOS의 on-저항 특성 향상과 바이폴라 소자의 콜렉터 직렬 저항 감소를 위해 요구되는 sink 확산 공정시 측면 확산에 의ㅎ한 전기적 특성 저하를 방지하기 위하여 이중 트랜치 공정을 사용한 BCD 소자의 제조 방법이 제시된다.

公开(公告)号：KR101830600B1

公开(公告)日：2018-02-21

申请号：KR1020110103495

申请日：2011-10-11

Applicant: 한국전자통신연구원

Inventor： 김동표 ,  백규하

IPC: G02F1/1335 ,  G02F1/13357

Abstract: 광손실이큰 컬러필터를사용하지않고컬러영상을구현함으로써광효율을향상시키고고휘도의영상을얻을수 있는백라이트유닛및 이를포함하는액정표시장치를제안한다. 본발명에의한백라이트유닛은, 백색광을발생시키는백색광원, 상기백색광이입사되는도광판, 상기도광판상부에형성되며, 상기백색광을투과시키는청색형광시트및 상기청색형광시트상부의동일평면에형성되며, 상기청색형광시트를투과한광을다시투과시키는다수의적색형광층, 녹색형광층및 투명층을포함하는다색형광시트를포함한다.

Abstract translation: 本发明提供一种不使用光损失大的彩色滤光片而实现彩色图像，从而提高发光效率，并且获得高亮度图像的背光单元以及具备该背光单元的液晶显示装置。 根据本发明的背光单元包括用于产生白光的白光源，用于接收白光的导光板，形成在导光板上用于透射白光的蓝色荧光片， 以及多色荧光片，其包括多个红色荧光层，绿色荧光层和用于再次透射透过蓝色荧光片的光的透明层。

公开(公告)号：KR101700992B1

公开(公告)日：2017-01-31

申请号：KR1020130045492

申请日：2013-04-24

Applicant: 한국전자통신연구원

Inventor： 박건식 ,  백규하

IPC: H01L27/115 ,  H01L21/8247

Abstract: 비휘발성메모리및 비휘발성메모리의제조방법이개시된다. 일실시예에따른비휘발성메모리는, 기판에형성된딥 웰(Deep Well); 상기딥 웰영역내에형성된제1 웰; 상기딥 웰영역내에상기제1 웰과이격되어형성된제2 웰; 상기제1 웰상에형성된제1 MOSFET; 및상기제2 웰상에형성된제2 MOSFET을포함할수 있다. 일실시예에따른비휘발성메모리의제조방법은, 컨트롤 MOSFET의웰 영역을인접한메모리셀의컨트롤 MOSFET의웰 영역과공유시키거나, 터널링 MOSFET의웰 영역을인접한메모리셀의터널링 MOSFET의웰 영역과공유시킴으로써, 메모리셀의면적을줄일수 있다. 또한, 일실시예에따른비휘발성메모리는, 터널링 MOSFET에있어서공유된웰 영역의전압을일정하게유지하고, 소스/드레인의전압을인접한셀과다르게함으로써웰 영역을공유하면서도선택한메모리셀에만데이터를기록하거나또는, 기록된데이터를지울수 있다.

Abstract translation: 公开了非易失性存储器和非易失性存储器制造方法。 在本发明的一个实施例中，非易失性存储器包括：在衬底上形成的深阱; 在深井区形成的第一口井; 第二井，其形成在深井区域并与第一井分离; 形成在第一阱上的第一MOSFET; 以及形成在第二阱上的第二MOSFET。 在该实施例中，非易失性存储器制造方法能够通过与相邻存储器单元的控制MOSFET共享控制MOSFET的阱区域或者使用隧道MOSFET的隧道MOSFET的阱区域来减小存储单元面积 的相邻存储单元。 此外，在本实施例中，通过保持共享阱区域的电压并且不同地施加源极和漏极电压，尽管通过共享井区域，但是仅在非易失性存储器的所选择的存储单元中记录数据或记录数据被删除 来自相邻单元的源极和漏极电压。