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公开(公告)号：KR1019960025124A
公开(公告)日：1996-07-20
申请号：KR1019940036370
申请日：1994-12-23
IPC: G06F15/16
Abstract: 바이트 단위의 병렬처리에서, 각각의 클럭버퍼를 통하여 클럭이 제공될 때 발생되는 클럭스큐를 개선하기 위한 클럭버퍼링회로의 구조가 개시된다.
하나의 클럭원에 연결되어 있는 특정한 하나의 클럭버퍼는 입력되는 8비트데이타 중에서 특정한 1비트를 선택하여 이 비트와 연관된 저장소자에게만 클럭을 제공한다.
이로써, 특정한 하나의 데이타 비트는 집적회로 내에서 저장소자로 랫치될 때 하나의 클럭으로 처리되므로 자동배치배선 등으로 인한 클럭스큐를 줄일 수 있다.-
公开(公告)号：KR1019960025022A
公开(公告)日：1996-07-20
申请号：KR1019940036369
申请日：1994-12-23
IPC: H04L7/08
Abstract: STM-1 또는 STM-4신호의 프레이밍 바이트에서 간헐적으로 발생하는 전송오류를 감지하고자하는 장치로서, 현재 ITU-T에서는 간헐적인 프레이밍 바이트에서의 오류에 대한 감시방안에 대해서는 특별하게 권고하고 있지 있다.
바이트 스트림으로 전송하는 STM-1 또는 STM-4 신호의 프레이밍 바이트를 확인하기 위해서는 155Mbps STM-1의 경우에는 3개의 A1바이트와 3개의 A2바이트에 대한 6개의 감시레지스터가 필요하고, 더우기 622Mbps STM-4의 경우에는 프레이밍 바이트를 감시하기 위해서만 24개의 감시 레지스터가 필요하다.
프레임동기된 STM-1 또는 STM-4 신호를 수신하여 프레이밍 바이트에 대해서만 BIP-8코드를 계산하고 프레이밍 바이트가 아닌 구간에서는 지금까지 계산된 BIP-8코드를 그대로 유지하고 있다가 다음 번에 수신되는 프레이밍 바이트에서 연속적으로 BIP-8코드를 계산한다.
외부의 중앙처리장치에 의해 해당 레지스터가 읽혀지며 그때까지의 계산된 BIP-8 코드값이 데이타 버스로 보내지고 BIP-8코드를 생성하는 코드생성기는 클리어되어 다음번에 수신되는 프레이밍 바이트에서 새로운 BIP-8코드를 계산한다.
이로써, 다음번에 이 레지스터가 읽혀질 때 까지의 시간구간 동안에 프레이밍 바이트에서의 전송오류를 하나의 레지스터를 이용하여 확인할 수 있다.-
公开(公告)号：KR1019960008216B1
公开(公告)日：1996-06-20
申请号：KR1019930027340
申请日：1993-12-11
Applicant: 한국전자통신연구원
IPC: H03F3/183
Abstract: a main operational amplifier(10) for generating a differential output signal by charging and discharging two capacitors(C1, C2) of an output terminal with a supply voltage(Vdd) responding to a differential input signal; an auxiliary operational amplifier(20) for generating a monitor signal to show a operating mode of the main amplifier; and a transconductor(30) for increasing a slew rate by being turned off when the monitoring signal indicates a small signal mode, or by supplying predetermined current(I19) to the main operational amplifier when a monitoring signal indicates a large signal mode; thereby achieving a high speed operational amplifier.
Abstract translation: 主运算放大器（10），用于通过响应于差分输入信号的电源电压（Vdd）对输出端子的两个电容器（C1，C2）进行充电和放电来产生差分输出信号; 辅助运算放大器（20），用于产生监视信号以显示主放大器的工作模式; 以及跨监视器（30），当监视信号表示小的信号模式时，通过关闭所述转换速率，或者当监控信号表示大的信号模式时，通过向主运算放大器供给预定的电流（I19） 从而实现高速运算放大器。
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Patent Agency Ranking46.发明授权메가 DRAM용 P.C.P.(PMOS latch Cut-off voltage level Precharge scheme) 감지 증폭기 失效메가DRAM용P.C.P.（PMOS锁存器切断电压电平预充电方案）감지증폭기
公开(公告)号：KR1019920010342B1
公开(公告)日：1992-11-27
申请号：KR1019900002267
申请日：1990-02-23
Applicant: 한국전자통신연구원
IPC: G11C7/06
Abstract: In the P.C.P (PMOS latch cut-off voltage level precharge scheme) sense amplifier for decreasing the size and the interconnection line of mega DRAM, the equalizing signal is applied to the equalizing transistor (Q18) and the precharge driving transistor (Q17). The source and the drain of the equalizing transistor is connected to the bit line and the bit line, respectively. The source and the drain of the precharge driving transistor is connected to the ground and the common source of PMOS latch transistor (Q14,Q15), respectively. The cut-off voltage level of PMOS latch transistor is used in t of precharging.
Abstract translation: 在用于减小大型DRAM的尺寸和互连线的P.C.P（PMOS锁存截止电压电平预充电方案）读出放大器中，均衡信号被施加到均衡晶体管（Q18）和预充电驱动晶体管（Q17）。 均衡晶体管的源极和漏极分别连接到位线和位线。 预充电驱动晶体管的源极和漏极分别连接到接地和PMOS锁存晶体管的公共源（Q14，Q15）。 PMOS锁存晶体管的截止电压电平用于预充电。
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公开(公告)号：KR100356022B1
公开(公告)日：2002-10-18
申请号：KR1019990052110
申请日：1999-11-23
Applicant: 한국전자통신연구원
IPC: H03F3/04
CPC classification number: H03G1/0029 , H03F3/45188 , H03F2203/45458 , H03F2203/45702
Abstract: 본발명은 CMOS 고주파가변이득앰프에관한것으로, 특히고주파에서의특성이우수하면서가변특성도넓은앰프에관한것이다. 본발명은다수개의가변이득앰프셀이직렬연결로구성되어넓은범위의이득가변을가능하게하는앰프부와, 상기앰프부의가변이득앰프셀의제어전압을생성하여출력하는제어전압발생부로구성한다. 본발명은넓은가변특성을위해가변이득앰프셀을구성하는입력차동 MOS 트랜지스터의포화영역과선형영역을모두사용하여입력신호가작을때는포화영역에서동작시켜좋은이득을얻게하고, 입력신호가크면선형영역에서동작케하여이득을줄이면서왜곡특성이우수하도록한다. 또한이득제어전압에대해이득이지수함수적인특성을갖게하여동작의편리성을갖는다.
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公开(公告)号：KR100275545B1
公开(公告)日：2001-01-15
申请号：KR1019970050032
申请日：1997-09-30
IPC: G11C29/00
Abstract: PURPOSE: A bias circuit is provided to be capable of adjusting a common voltage of a differential circuit simply. CONSTITUTION: A bias circuit comprises a current source(I1), a resistor(R31), and two transistors(M35, M36). A source of the transistor(M36) is connected to a power voltage(Vdd) via the current source(I1), and a gate is connected to a common voltage(VB3). A drain of the transistor(M36) is connected to one end of the resistor(R31), the other end of which is connected to a drain of the transistor(M35). The transistor(M35) has a source connected to a ground voltage and a gate connected to the drain of the transistor and to gates of transistors(M33, M34), which form a current mirror of a differential circuit.
Abstract translation: 目的：提供一种偏置电路，以便能够简单地调节差分电路的公共电压。 构成：偏置电路包括电流源（I1），电阻器（R31）和两个晶体管（M35，M36）。 晶体管（M36）的源极经由电流源（I1）连接到电源电压（Vdd），栅极连接到公共电压（VB3）。 晶体管（M36）的漏极连接到电阻器（R31）的一端，其另一端连接到晶体管（M35）的漏极。 晶体管（M35）具有连接到接地电压的源极和连接到晶体管的漏极的栅极和形成差分电路的电流镜的晶体管（M33，M34）的栅极。
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公开(公告)号：KR100243352B1
公开(公告)日：2000-02-01
申请号：KR1019970071625
申请日：1997-12-22
Applicant: 한국전자통신연구원
IPC: H04B1/40
Abstract: 본 발명은 이동 통신 주파수 합성기에서 빠른 동기 시간을 갖는 구간과 낮은 위상 잡음을 갖도록하기 위해 주파수 동기 상태를 검출하는 동기 검출회로에 관한 것으로서, 주파수 합성부에서 발생한 주파수 신호를 입력하여 지연시켜 출력하는 지연회로와, 상기 지연회로의 출력 신호를 반전시켜 출력하는 인버터와, 상기 인버터의 출력 신호와 주파수 합성부에서 발생한 주파수 신호를 입력하여 논리곱하여 출력하는 AND 게이트와, 기준 주파수 신호를 입력하여 상기 지연회로보다 1/2*D(D : 지연회로(201)의 지연시간)만큼 적은 지연시간으로 지연시켜 출력하는 1/2 지연회로와, 상기 1/2 지연회로의 출력 신호를 클럭 신호로 입력하고, 상기 AND 게이트의 출력 신호를 입력하여 지연시켜 출력하는 D 플립플롭과, 상기 D 플립플롭이 로직 하이 상태인지를 판별하� �� 전압을 생성하는 아날로그 적분 회로와, 상기 아날로그 적분 회로에서 생성한 전압에 위/아래 문턱 전압을 두어 잡음에 영향이 적은 최종 출력 디지털 로직을 발생시키는 히스테리시스 게이트(206)로 구성된 주파수 합성기용 동기 검출 방법 및 그 회로를 제공함으로써, 동기 검출기를 구현하는 게이트 수를 줄여 전력 소모를 감소시키고, 칩에서 차지하는 면적을 줄여 원가의 절감 및 통신회로에서 가장 중요한 잡음을 감소시켜, 통신용 칩에서 요구하는 저전력과 저잡음 특성에 적용할 수 있는 효과가 있다.
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