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公开(公告)号：KR1019980044528A
公开(公告)日：1998-09-05
申请号：KR1019960062621
申请日：1996-12-06
Applicant: 한국전자통신연구원
IPC: H01L29/778
Abstract: 본 발명은 동일한 반도체 기판상에 광소자와 전자소자 등의 서로 다른 두 종류 이상의 반도체 소자를 구현시킬 때 발생하는 두 소자 사이의 큰 단차와 전자소자의 분리 특성 열화를 개선하는 방법에 관한 것으로서, 반도체 기판상에 전계효과형 소자(HEMT)용 에피택셜층을 성장하고, 건식 식각 방법으로 재성장 영역을 정의한 다음, 식각된 HEMT용 에피택셜층의 측벽과 표면에 이중 절연막 마스크를 형성하는 선택적 MOCVD 재성장 방법을 이용하여 동일한 기판상에 광소자용 에피택셜층을 성장하여 기판을 평탄화시킨 후 서로 다른 두 종류 이상의 반도체 소자를 동일한 기판에 제작하는 공정으로 구성되어 있다. 따라서 HEMT용 에피택셜층의 표면과 식각된 에피택셜층의 측벽에 형성된 절연막 마스크를 채택함으로써 선택적 MOCVD 방법으로 에피택셜층을 재성장할 때 상호불순물 오염을 방지하여 재성장된 에피택셜층의 결정성을 개선시킬 수 있으며, 또한 식각된 에피택셜층의 측면에 형성된 절연막 스페이서에 의해 소자 분리가 이루어지기 때문에 기존의 메사 분리 방법에 비해 분리 영역이 감소하여 반도체 소자의 집적도를 높일 수 있고, 두 소자간의 상호접속 거리가 단축되어 소자의 전기적 특성을 개선시킬 수 있다.
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公开(公告)号：KR1019980044522A
公开(公告)日：1998-09-05
申请号：KR1019960062615
申请日：1996-12-06
Applicant: 한국전자통신연구원
IPC: H01L29/772
Abstract: 1. 청구범위에 기재된 발명이 속한 기술분야
반도체 장치 제조방법
2. 발명이 해결하려고 하는 기술적 과제
얕은 채널영역의 형성 및 소오스 저항의 감소로 인한 소자의 트랜스콘덕턴스 특성 및 잡음 특성을 향상시키기 위한 반도체 장치의 전계효과트랜지스터 제조방법을 제공하고자 함.
3. 발명의 해결방법의 요지
갈륨비소 기판내에 실리콘 이온을 각각의 이온주입 마스크를 사용하여 이온주입하여 채널 영역 및 소오스/드레인 영역을 형성하는 단계; 상기 갈륨비소 기판 전체 표면에 이후의 열처리 공정시 상기 갈륨비소 기판이 손상되는 것을 방지하기 위한 보호막으로 적어도 실리콘을 함유하는 막을 형성하는 단계; 상기 갈륨비소 기판에 대해 열처리하여 기판 표면에 고농도 활성층을 형성하는 단계; 상기 보호막을 제거하는 단계; 채널 영역 및 소오스/드레인 영역이외의 상기 고농도 활성층을 제거하는 단계; 소오스/드레인 영역이 노출되는 제1 포토레지스트 패턴을 형성하는 단계; 상기 제1 포토레지스트 패턴에 의해 노출된 소오스/드레인 영역에 저항성 금속막을 형성하고, 열처리하는 단계; 상기 제1 포토레지스트 패턴을 제거하는 단계; 게이트 전극 형성될 부위의 고농도 활성층이 노출되는 제2 포토레지스트 패턴을 형성하는 단계; 상기 제2 포토레지스트 패턴을 식각마스크로 상기 고농도 활성층을 식각하여 제거하는 단계; 및 상기 제2 포토레지스트 패턴에 의해 노출된 갈륨비소 기판상에 게이트 전극용 금속막을 형성하는 단계를 포함해서 이루어진 반도체 장치의 전계효과트랜지스터 제조방법을 제공하고자 함.
4. 발명의 중요한 용도
반도체 소자 제조 공정 중 반도체 장치의 전계효과트랜지스터 제조 공정에 이용됨.-
公开(公告)号：KR1019980043739A
公开(公告)日：1998-09-05
申请号：KR1019960061698
申请日：1996-12-04
Applicant: 한국전자통신연구원
IPC: H01L29/775
Abstract: 본 발명은 2차원 전자 가스 층을 유한한 곳에 국한시킬 수 있는 구조를 제공하여 전자 가스를 효과적으로 제어할 수 있고, 소자의 전기적 특성을 향상 시킬 수 있는 단 전자 트랜지스터(Single Electron Transistor) 및 그 제조 방법에 관한 것으로, 특히, 통상적으로 사용되는 단 전자 트랜지스터의 구조에서 기판과 전자 공급층 사이에 저온 성장 완충층 및 고온 성장 완충층을 적층하여 이중으로 완충층을 형성하는 것에 관한 것이다. 여기서 저온 성장 완충층은 단전자 트랜지스터를 에피택셜 방법에 의해 성장할 때 기판 위에 처음으로 섭씨 400도 이하에서 도핑하지 않은 갈륨 비소로 성장하고 그 후 비소 분위기에서 섭씨 600도 이상으로 가열하여 재결정화하여 었을 수 있다. 이렇게 하여 얻은 완충층의 성질은 고 저항성 특성을 가지므로, 단전자 트랜지스터의 구조에서 완충층에 형성된 전자 가스층에 제어 전압을 인가할 때 전자층의 확산을 효과적으로 차폐할 수 있어서 소자의 제어성을 향상 시킬 수 있고 동작 범위를 명확히 할 수 있는 특성을 갖는다.
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公开(公告)号：KR1019980029967A
公开(公告)日：1998-07-25
申请号：KR1019960049301
申请日：1996-10-28
Applicant: 한국전자통신연구원
IPC: G01R23/00
Abstract: 1. 청구범위에 기재된 발명이 속한 기술분야
고주파 측정의 오차를 보정하는 방법.
2. 발명이 해결하려고 하는 기술적 과제
일반적인 오차 보정방법으로 계산된 측정용 보조기구의 특성으로 부터 보정기구의 특성 임피던스를 구하여 일단 계산되었던 측정용 보조기구의 특성을 재계산함으로써, 특성이 검증되지 않은 표준 보정기구를 사용하더라도 고주파 측정오차를 정확히 보정하고자 함.
3. 발명의 해결방법의 요지
측정용 보조기구를 두 개의 전송선(104,105)과 전송선 연결부위의 기생성분(106)으로 모델링 하고, 각 전송선의 전달특성을 이용하여 측정 기준점을 이동함으로써 2 단자가 서로 만나게 하였을 경우의 반사계수 차이로부터 측정용 보조기구의 특성 추출에 사용된 표준 보정기구의 특성 임피던스를 계산하는 단계로 이루어짐.
4. 발명의 중요한 용도
측정장치에 이용됨.-
Patent Agency Ranking
公开(公告)号：KR1019970054342A
公开(公告)日：1997-07-31
申请号：KR1019950052690
申请日：1995-12-20
IPC: H01L29/70
Abstract: 본 발명은 이온주입이나 도랑을 이용한 베이스 결정박막 바이폴러 트랜지스터의 소자격리와 컬렉터－베이스 자기정렬의 동시형성방법에 관한 것으로서, 그 특징은 바이폴러 트랜지스터의 제조방법에 있어서, 반도체 기판에 전도성 매몰 컬렉터를 형성시키는 제1과정과, 컬렉터 박막을 성장시키는 제2과정과, 컬렉터 연ㄱ려영역과 절연막을 형성하는 제3과정과, 절연막과 베이스 전극용 전도성 반도체 박막을 패터닝하는 제4과정과, 측면부분에 절연막을 형성시키는 제5과정과, 정의된 활성영역에만 컬렉터 영역을 형성하는 제6과정과, 절연막과 소작격리용으로 절연막이 채워진 얇은 도랑을 형성시키는 제7과정과, 전도성 측면 반도체 박막을 형성하는 제8과정과, 베이스와 컬렉터가 자기정렬되어 베이스용 전도성 반도체 박막을 증착시키는 제9과정과, 패터닝하여 박막으로 구성된 베이스 전극영역을 형성하는 제10과정과, 절연막을 도포하는 제11과정 및 컬렉터용 전도성 반도체 박막과 베이스 전극용 전도성 반도체 박막과 베이스용 전도성 반도체 박막을 자기정렬하는 제12과정을 포함하며, 절연막이 채워진 얇은 도랑으로 소자격리가 이루어지며, 컬렉터용 반도체 박막에 마스크 없이 선택적으로 컬렉터 영역을 형성하며, 상하 양방향 동작성 수직구조를 갖게 하는데에 있으므로, 본 발명은 바이폴러 트랜지스터의 동작속도를 규소／규소 게르마늄 이종접합 박막구조를 사용하여 증가시키는 동시에 이온주입이나 도랑을 이용한 소자격리 공정과 컬렉터－베이스의 자기정렬 및 선택적 컬렉터 이온주입 공정을 동시에 하나의 감광막 마스크로 형성시킴으로써 제작공정을 간단화하며, 생산성을 제고하 며 동시에 컬렉터－베이스 기생용량의 감소를 통하여 소자의 차단 주파수 및 최대 진동 주파수를 증가시키는데에 그 효과가 있다.
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公开(公告)号：KR1019970054262A
公开(公告)日：1997-07-31
申请号：KR1019950051465
申请日：1995-12-18
Applicant: 한국전자통신연구원
IPC: H01L21/338 , H01L29/80
Abstract: 본 발명은 화합물 반도체 소자의 오믹전극 형성방법에 관한 것으로서, 화합물 반도체의 기판 상에 채널층을 결정 성장하고 이채널층 상부의 소정 부분에 감광막을 형성하는 공정과, 상기 채널층과 감광막의 상부에 금속 초격자층과 오믹 접촉전극 구조를 이루는 오믹 금속층을 형성하는 공정과, 상기 감광막을 제거함과 동시에 상부에 형성된 오믹 금속층도 제거하고 상기 채널층의 노출된 부분과 오믹 금속층의 상부에 보호층을 형성한 후 상기 오믹 금속층을 저온과 고온에서 연속적으로 2단계 급속 열처리하는 공정과, 상기 보호층을 제거하고 상기 채널층과 오믹 금속층의 상부에 PMMA의 제1 감광막과 P(MMA-MAA)의 제2 감광막을 형성한 후 상기 제1 및 제2 감광막을 노광 및 현상하여 상기 채널층을 노출시키는 T자 형의 개구를 형성하는 공정과, 상기 개구 를 통해 상기 채널층의 노출된 부분과 상기 제1 및 제2 감광막의 상부에 게이트 금속전극을 형성하는 공정과, 상기 제1 및 제2 감광막을 리프트-오프 방법에 의해 제거함과 동시에 상부의 게이트 금속전극을 제거하는 공정을 구비한다. 따라서, 오믹 금속 전극을 열처리시 오믹 금속의 표면이 부풀어지는 것을 방지하므로 오믹 전극의 접촉 저항을 향상시킬 수 있으며, 또한, 오믹 금속 표면을 평탄하게 하여 서브미크론급의 미세한 게이트 패턴을 용이하게 형성할 수 있다.
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公开(公告)号：KR1019970053000A
公开(公告)日：1997-07-29
申请号：KR1019950050530
申请日：1995-12-15
IPC: H01L21/331
Abstract: 본 발명은 자기정렬(self-align) 방법에 의한 쌍극자 트랜지스터의 제조방법에 관한 것으로서, 그 특성은 바이폴러 트랜지스터의 제조방법에 있어서, 규소 기판 위에 제 1 절연막 패턴을 형성하고 제 1 전도형 불순물을 이온주입하고 열처리하여 매몰층을 형성하는 제 1 공정과, 상기 웨이퍼 상에 제 2 절연막으로 소정의 활성영역을 정의하고 제 1 전도형 불순물이 첨가된 단결정 규소 박막을 선택적으로 성장시키고 감광막을 마스크로 컬렉터 싱커 부분에 고농도로 제 1 전도형 불순물을 첨가하는 제 2 공정과, 상기 감광막을 제거하고 웨이퍼 전면에 완충용 규소 박막과 제 2 전도형 불순물이 첨가된 베이스 박막을 순차적으로 성장시킨 다음 제 1 전도형 불순물이 첨가된 에미터 박막과 제 3 절연막을 순차적으로 적층하고 감광막으로 에미터를 정의하고 절연 막과 에미터 박막을 순차적으로 건식식각한 다음 비활성 베이스영역에 제 2 전도형 불순물을 이온주입하는 제 3 공정과, 상기 감광막을 제거하고 베이스 전극부분을 감광막으로 정의하고 베이스 박막과 규소 박막을 건식식각하는 제 4 공정과, 상기 감광막을 제거하고 웨이퍼 전면에 제 4 절연막을 적층한 후 열처리하여 에미터 박막내의 불순물을 확산시켜 에미터를 형성하고 감광막으로 베이스 전극부분을 정의하는 제 5 공정과, 상기 감광막을 마스크로 하여 제 4 절연막을 건식식각하여 에미터 박막의 측면에 측면절연막을 형성함과 동시에 베이스 전극이 형성되는 부분의 절연막을 식각하여 베이스 박막을 노출시킨 후 제 2 전도형 불순물을 고농도로 이온주입하는 제 6 공정과, 상기 감광막을 제거하고 노출된 베이스 박막 상에 선택적으로 베이스 전 극용 박막을 형성시키고 제 5 절연막을 적층하는 제 7 공정과, 상기 절연막을 평탄화하여 에미터 박막 위의 제 5 절연막을 제거하여 에미터 박막 위의 제 3 절연막을 노출시키는 제 8 공정과, 상기 노출된 제 3 절연막을 식각하여 에미터 접점을 형성하는 제 9 공정과, 감광막으로 베이스와 컬렉터 접점을 정의하고 절연막을 식각하여 접점을 형성하는 제 10 공정 및 상기 감광막을 제거하고 금속 전극을 형성하는 제 1 공정을 포함하는 데에 있으므로, 본 발명은 규소 게르마늄을 베이스로 사용하여 에미터(Emitter)와 베이스의 에너지 띠의 차이(energy bandgap)에 의해 전위장벽이 형성되어 에미터에서 베이스로의 반송자(carrier)의 주입은 증가되는 반면 베이스에서 에미터로의 반송자의 주입은 차단되어 결과적으로 전류이득이 증가되는 데에 그 효과가 있다.
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公开(公告)号：KR1019920004966B1
公开(公告)日：1992-06-22
申请号：KR1019880016680
申请日：1988-12-14
IPC: H01L21/265
Abstract: The activating method of an ion-implanted GaAs substrate comprises (a) ion-implanting a silicon ion (Si+) on the semi-insulating GaAs substrate (1) under 70-120 KeV and 1012-1013 atoms/cm2 condition, (b) depositing SiO2 or Si3N4 dielectric thin film (3) of 100-500 angstrom thickness on the substrate by the chemical deposition or sputtered deposition, (c) depositing a heat-resistant W or Mo thin film (4) of 100-500 angstrom thickness on the film (3), and (d) activating the substrate at 800-950 deg.C for 20-30 min. The method is used for forming an activating layer in the mfr. of the semiconductor device.
Abstract translation: 离子注入GaAs衬底的激活方法包括：（a）在70-120KeV和1012-1013原子/ cm2条件下在半绝缘GaAs衬底（1）上离子注入硅离子（Si +），（b） 通过化学沉积或溅射沉积在衬底上沉积100-500埃厚度的SiO 2或Si 3 N 4电介质薄膜（3），（c）将100-500埃厚度的耐热W或Mo薄膜（4）沉积在 膜（3）和（d）在800-950℃下活化基底20-30分钟。 该方法用于在制造中形成活化层。 的半导体器件。
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公开(公告)号：KR100375829B1
公开(公告)日：2003-03-15
申请号：KR1020000078261
申请日：2000-12-19
Applicant: 한국전자통신연구원
IPC: H01L31/107
CPC classification number: B82Y20/00 , H01L27/15 , H01L31/02165 , H01L31/035236 , H01L31/107
Abstract: There is disclosed a photodetector having two or more avalanche-gain layered structures and multi-terminals. The avalanche photodetector includes an emitter light absorption layer structure located between a collector layer and an emitter layer (top contact layer) stacked on a substrate. The photodetector further comprises multiple avalanche-gain layered structures consisting of a charge layer, a multiplication layer and a contact layer between the light absorption layer and said collector layer.
Abstract translation: 公开了一种具有两个或更多雪崩增益分层结构和多端子的光电探测器。 雪崩光电探测器包括位于堆叠在衬底上的集电极层和发射极层（顶部接触层）之间的发射极光吸收层结构。 光电探测器还包括由电荷层，倍增层和光吸收层与所述集电极层之间的接触层组成的多个雪崩增益层状结构。
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