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公开(公告)号：KR100422394B1
公开(公告)日：2004-03-11
申请号：KR1020010083458
申请日：2001-12-22
Applicant: 한국전자통신연구원
IPC: H03L7/00
Abstract: PURPOSE: An even order term harmonic frequency multiplier is provided to expand the bandwidth of a frequency and reduce harmonic components of the remaining order terms except for even order terms by using a frequency multiplier. CONSTITUTION: A harmonic frequency multiplier of an even order term includes a phase integrator(21), a memory(22), a digital/analog converter(23), a low pass filter(24), and a frequency multiplier(25). The phase integrator generates a period signal corresponding to a frequency control signal received from the outside. The memory is used for storing a trigonometric function value corresponding to the output of the phase integrator. The digital/analog converter is used for converting the trigonometric function value to an analog signal. The low pass filter is used for removing components of harmonics from a radio frequency of the digital/analog converter. The frequency multiplier is used for attenuating the basic components of harmonics from an output signal of the low pass filter in order to generate the higher frequency than the frequency of the output of the low pass filter.
Abstract translation: 目的：提供一个偶次序谐波倍频器，用于扩大频率的带宽，并通过使用倍频器减少剩余次序项的谐波分量，除了偶次项。 构成：偶次项的谐波倍频器包括相位积分器（21），存储器（22），数/模转换器（23），低通滤波器（24）和倍频器（25）。 相位积分器产生对应于从外部接收的频率控制信号的周期信号。 存储器用于存储对应于相位积分器输出的三角函数值。 数字/模拟转换器用于将三角函数值转换为模拟信号。 低通滤波器用于从数字/模拟转换器的射频中去除谐波成分。 倍频器用于衰减来自低通滤波器的输出信号的谐波的基本分量，以产生比低通滤波器的输出的频率更高的频率。
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公开(公告)号：KR100407693B1
公开(公告)日：2003-11-28
申请号：KR1020010039998
申请日：2001-07-05
Applicant: 한국전자통신연구원
IPC: H03B28/00
CPC classification number: G06F1/0356 , G06F1/0328 , G06F2101/04 , G11C17/00
Abstract: The present invention relates to a ROM division method for reducing the size of a ROM in a direct digital frequency synthesizer (DDFS), which is used to synthesize a frequency in a communication system requiring fast frequency conversion. A ROM consuming most energy in the system, a modified Nicholas architecture is brought forth to reduce the size of ROM. In this modified Nicholas architecture, a ROM is divided into coarse ROM and fine ROM to convert phase to sine value. The present invention divides the coarse ROM and the fine ROM into quantized ROM and error ROM respectively. Then, value stored in each ROM is segmented in certain intervals and the minimum quantized value in each of the section is stored in the quantized ROM, while the difference between the original ROM value and the quantized ROM value is stored in the error ROM. This way, the size of a ROM can be reduced. Phase value inputted in a DDFS, a sine value is calculated by adding the four ROM values, i.e., coarse-quantized ROM, coarse-error ROM, fine-quantized ROM and fine-error ROM.
Abstract translation: 本发明涉及一种用于减小直接数字频率合成器（DDFS）中的ROM的尺寸的ROM分割方法，其用于在需要快速频率转换的通信系统中合成频率。 在系统中消耗大部分能量的ROM，提出了一种改进的Nicholas架构来减小ROM的尺寸。 在这种改进的Nicholas架构中，ROM分为粗略ROM和精细ROM，以将相位转换为正弦值。 本发明分别将粗略ROM和精细ROM分成量化ROM和错误ROM。 然后，存储在每个ROM中的值以一定的间隔被分段，并且每个段中的最小量化值被存储在量化ROM中，而原始ROM值和量化ROM值之间的差被存储在错误ROM中。 这样可以减少ROM的大小。 在DDFS中输入的相位值，正弦值是通过加上四个ROM值即粗量化ROM，粗误ROM，精量量ROM和微误差ROM来计算的。
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公开(公告)号：KR1020030033395A
公开(公告)日：2003-05-01
申请号：KR1020010065150
申请日：2001-10-22
IPC: H03F1/42
Abstract: PURPOSE: A broadband high gain amplification circuit is provided to maintain a high gain and a bandwidth even though an input frequency is increased. CONSTITUTION: An amplification part(100) amplifies an input signal. An impedance control part(200) constitutes a current mirror by receiving a constant voltage(Vb1), and improves a gain of the amplification part by increasing an output impedance of the amplification part at a half power frequency where the gain of the amplification becomes a half of its peak value. The impedance control part includes an inductor(210) connected to a power supply, and a PMOS(220) having a gate connected to the constant voltage and being connected to the inductor, and a resistor(230) connected between one side of the PMOS and another side of the inductor and connected to another side of the PMOS.
Abstract translation: 目的：提供宽带高增益放大电路，以便即使输入频率增加也能保持高增益和带宽。 构成：放大部分（100）放大输入信号。 阻抗控制部分（200）通过接收恒定电压（Vb1）构成电流镜，并且通过增加放大部分的输出阻抗来提高放大部分的增益，其中放大增益变为 其峰值的一半。 阻抗控制部分包括连接到电源的电感器（210）和具有连接到恒定电压并连接到电感器的栅极的PMOS（220）和连接在PMOS的一侧之间的电阻器（230） 并且电感器的另一侧并且连接到PMOS的另一侧。
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公开(公告)号：KR1020030013194A
公开(公告)日：2003-02-14
申请号：KR1020010047550
申请日：2001-08-07
Applicant: 한국전자통신연구원
IPC: G11C17/00
Abstract: PURPOSE: A low-power ROM is provided to be capable of reducing an area while lowering power consumption at a read operation. CONSTITUTION: Column selection transistors(Ms1-Msn) select one of a plurality of bit lines. A common connection terminal is connected in common to one ends of the column selection transistors, and precharges the bit lines with a charge sharing voltage when the column selection transistors are turned on. A precharge part(Mp1) precharges the common connection terminal with a power supply voltage(VCC). A reference voltage generating part is connected to the precharge part, and generates a reference voltage used to compare voltages of the bit lines. A sense amplifier(SA) receives the reference voltage and a charge sharing voltage of the common connection terminal.
Abstract translation: 目的：提供低功耗ROM，以便在读取操作时降低功耗，从而减少面积。 构成：列选择晶体管（Ms1-Msn）选择多个位线之一。 公共连接端子共同连接到列选择晶体管的一端，并且当列选择晶体管导通时，利用电荷共享电压对位线进行预充电。 预充电部分（Mp1）用公共连接端子对电源电压（VCC）进行预充电。 参考电压产生部分连接到预充电部分，并且产生用于比较位线的电压的参考电压。 读出放大器（SA）接收公共连接端子的参考电压和电荷共享电压。
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公开(公告)号：KR102223652B1
公开(公告)日：2021-03-05
申请号：KR1020140125893
申请日：2014-09-22
Applicant: 한국전자통신연구원
Abstract: 본발명은서브샘플링클록생성장치및 방법에대하여개시한다. 본발명의일면에따른검출할신호의직교서브샘플링에이용되는서브샘플링클록(Sub Sampling Clock) 생성장치는, 서브샘플링주파수의 N배인제1 주파수신호를생성하는주파수생성기; 및상기제1 주파수신호를기설정된제1 분배율로분할하여적어도하나의동상신호(In-Phase signal)를생성하고, 상기적어도하나의동상신호에직교하는적어도하나의직교신호(Quadrature signal)를생성하며, 상기적어도하나의동상신호및 상기적어도하나의직교신호를그 위상차를유지하면서기설정된제2 분배율로분할하여상기서브샘플링주파수에대응하는적어도하나의제1 신호및 적어도하나의제2 신호를생성하는주파수분배기;를포함하는것을특징으로한다.
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Patent Agency Ranking
公开(公告)号：KR101927228B1
公开(公告)日：2018-12-11
申请号：KR1020120037582
申请日：2012-04-10
Applicant: 한국전자통신연구원
IPC: G06F7/50
Abstract: 데이터 변환기에서 발생하는 비선형성을 개선하기 위한 누산기 및 데이터 가중 평균화 장치가 개시된다. 클럭 신호에 따라 입력되는 데이터를 출력하는 레지스터, 임의의 비트 폭(bit width)을 가지는 디지털 입력 신호와 레지스터의 출력 신호를 입력받아 덧셈 동작을 수행하는 제1 가산기, 제1 가산기의 캐리(carry) 발생 여부에 따라 프리셋 값 혹은 0(zero) 값을 출력하는 프리셋부 및 제1 가산기의 출력 신호와 프리셋부의 출력 신호를 입력받아 덧셈 동작을 수행하고 레지스터에 입력시키는 제2 가산기를 포함하는 누산기 및 이를 포함하는 데이터 가중 평균화 장치에 의하면, 2
n 개의 DAC 코드 이외에 다양한 개수의 DAC 코드를 발생시켜 데이터 변환기에서 발생하는 비선형성을 개선할 수 있다.-
公开(公告)号：KR101764225B1
公开(公告)日：2017-08-07
申请号：KR1020110134809
申请日：2011-12-14
Applicant: 한국전자통신연구원
CPC classification number: H04B1/0021
Abstract: 본발명은디지털 RF 수신기에관한것으로서, 단일수신기구조에서다중모드수신, 다중안테나수신(MIMO), 대역폭확장수신을위하여모드와대역에따라별도의수신기를사용할필요없이단일수신기구조에서설정변수만을변경함으로써다중모드, MIMO, 대역폭확장수신및/또는동시다중모드구동이가능하여수신기의복잡도, 개발비용및 소모전력을감소시킬수 있다.
Abstract translation: 相关的数字RF接收器，而不需要在根据模式和带宽多模接收一个单独的接收器中的本发明的变化，接收多天线（MIMO），在一个单一的接收器结构接收带宽扩展，只有配置参数从一个单一的接收器结构 由此实现多模式，MIMO，扩展带宽接收和/或同时多模式操作，由此降低接收器的复杂性，开发成本和功耗。
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公开(公告)号：KR101758342B1
公开(公告)日：2017-07-31
申请号：KR1020130067367
申请日：2013-06-12
Applicant: 한국전자통신연구원
IPC: H04L25/03 , H04B15/02 , H04B17/345
Abstract: 실시예는, 외부기기로부터수신된 RF 신호를디지털신호로변환하는신호변환부, 상기디지털신호입력시, 미리결정된알고리즘에따라상기디지털신호를처리하는복수의기능모듈및 상기디지털신호에 IF 신호성분이포함되는지여부또는상기디지털신호의표본화하는정보와관련된표본화율(sampling rate)을고려하여, 상기복수의기능모듈중 적어도하나의기능모듈을선택하여상기디지털신호가처리되게제어하는신호처리제어부;를포함하는디지털 RF 수신기를제공한다.
Abstract translation: 实施方式是用于说明根据从外部装置接收的RF信号转换成数字信号的信号转换单元中，当数字信号被输入时，在预先规定的算法对多个功能模块，以及用于处理IF数字信号的数字信号的信号分量 考虑是否还划时代或与之相关的数字信号（采样频率）的采样的信息的采样率，信号处理控制部，其通过选择多个功能模块中的至少一个功能模块来控制数字信号处理; 还有一个数字射频接收器。
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公开(公告)号：KR101408801B1
公开(公告)日：2014-06-19
申请号：KR1020100098105
申请日：2010-10-08
Applicant: 한국전자통신연구원
Inventor： 한선호
IPC: H04B1/16
Abstract: 무선 통신 송수신 시스템에서의 디지털 방식 수신기가 개시된다. RF 신호를 IF신호 또는 DC신호로 변환하는 서브 샘플링 시 원하는 신호 대역에 대해서는 오버 샘플링이 되도록 하여 원하지 않는 신호도 디지털신호로 변환되게 한 후, 디지털 블록에서 효과적으로 제거되도록 한다. 본 발명에 따르면 통상적인 아날로그 설계 방식의 수신기에 비해, 필터, LNA, 그리고 ADC 만으로 아날로그 설계 부분이 구성되므로, 아날로그 구성 블록의 구조가 최소화된다. 따라서, ADC의 후단에 설치되는 디지털 구성 블록들의 구조도 최적화되어 디지털 방식의 수신기가 구현된다.
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公开(公告)号：KR1020130115038A
公开(公告)日：2013-10-21
申请号：KR1020120037582
申请日：2012-04-10
Applicant: 한국전자통신연구원
IPC: G06F7/50
CPC classification number: G06F17/10 , H03M1/0665 , H03M1/665 , H03M3/464
Abstract: PURPOSE: An accumulator and a data weighted averaging apparatus including the same are provided to improve non-linearity generated in a data converter by generating a digital to analog converter (DAC) code of various numbers besides a digital to analog converter code of 2^n. CONSTITUTION: A register (33) outputs data which is inputted according to a clock signal. A first adder (31) performs an addition action by receiving a digital input signal having an arbitrary bit width and an output signal of the register. A preset unit (34) outputs a preset value or '0' according to carry generation of the first adder. A second adder (32) performs the addition action by receiving the output signal of the first adder and the output signal of the preset unit and inputs it to the register. The preset unit comprises a first switch which outputs the preset value to the second adder if the carry of the first adder is generated and a second switch which outputs the '0' to the second adder if a carry signal of the first adder is not generated.
Abstract translation: 目的：提供包括该累加器和数据加权平均装置的累加器和数据加权平均装置，以通过生成除数字模拟转换器代码2 ^ n之外的各种数字的数模转换器（DAC）代码来改善数据转换器中产生的非线性 。 构成：寄存器（33）输出根据时钟信号输入的数据。 第一加法器（31）通过接收具有任意位宽的数字输入信号和寄存器的输出信号来执行相加动作。 预置单元（34）根据第一加法器的进位产生输出预置值或“0”。 第二加法器（32）通过接收第一加法器的输出信号和预设单元的输出信号来执行加法运算，并将其输入到寄存器。 如果第一加法器的进位被产生，则预置单元包括第一开关，该第一开关将预设值输出到第二加法器，如果没有产生第一加法器的进位信号，则第二开关向第二加法器输出“0” 。
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