公开(公告)号：KR1020030002413A

公开(公告)日：2003-01-09

申请号：KR1020010038007

申请日：2001-06-29

Applicant: 한민구 ,  남우진

Inventor： 한민구 ,  남우진 ,  이민철 ,  정상훈 ,  송인혁

IPC: G02F1/136

Abstract: PURPOSE: A method for fabricating poly crystalline thin film transistors for an LCD panel is provided to reduce the mask steps by using the slit mask for reducing the fabricating cost while keeping the panel performance characteristics. CONSTITUTION: A method for fabricating poly crystalline thin film transistors for an LCD panel includes the steps of crystallizing an active layer by Excimer laser annealing after depositing the active layer(a-Si), depositing a gate insulating film(30a,30b) and gate electrodes(40a,40b) continuously without any forming of the active layer pattern, forming photoresist film patterns of active layer by using a slit mask, etching the gate electrodes, the gate insulating film and a poly crystalline silicon thin film(20) by using the photosensitive film, etching the gate electrodes and the gate insulating film of drain and source areas by using the photoresist film patterns remaining in gate areas, doping and activating impurities to the drain and source areas, depositing an interlayer insulating film, forming drain and source contact electrodes and forming contact holes for the connection thereof, and forming ITO contact electrodes in the drain areas and data lines(50,60) for connecting the source areas and depositing metal lines for connecting separated gate lines(70).

Abstract translation: 目的：提供一种用于制造用于LCD面板的多晶薄膜晶体管的方法，以通过使用用于降低制造成本的狭缝掩模来减小掩模步骤，同时保持面板性能特性。 构成：用于制造用于LCD面板的多晶薄膜晶体管的方法包括以下步骤：在沉积有源层（a-Si）之后通过准分子激光退火结晶活性层，沉积栅极绝缘膜（30a，30b）和栅极 电极（40a，40b）连续地形成有源层图案，通过使用狭缝掩模形成有源层的光致抗蚀剂图案，通过使用栅极电极，栅极绝缘膜和多晶硅薄膜（20）蚀刻栅极电极 感光膜，通过使用残留在栅极区域中的光致抗蚀剂图案来蚀刻栅极电极和漏极和源极区域的栅极绝缘膜，将杂质掺杂并激活到漏极和源极区域，沉积层间绝缘膜，形成漏极和源极 接触电极和形成用于其连接的接触孔，以及在漏极区域中形成ITO接触电极和数据线（50,60），用于将 源极区域和沉积用于连接分离的栅极线（70）的金属线。

公开(公告)号：KR100347253B1

公开(公告)日：2002-08-07

申请号：KR1020000064780

申请日：2000-11-02

Applicant: 한민구 ,  이민철

Inventor： 한민구 ,  이민철

IPC: H01L21/336

Abstract: 본 발명은 누설전류를 개선하기 위해 게이트 산화막 가장자리에 에어 캐비티 (air-cavity)를 형성시킨 다결정 실리콘 박막 트랜지스터 및 그 제조방법에 관한 것으로 산화막이 증착된 유리기판 위에 비정질 실리콘을 증착하는 단계와, 상기의 비정질 실리콘 박막을 엑시머 레이저 어닐링하여 결정화한 후 다결정 실리콘 박막을 패터닝하는 단계와, 상기의 다결정 실리콘 박막 위에 게이트 산화막을 증착하고 게이트 전극으로 사용될 비정질 실리콘 박막을 증착하는 단계와, 상기의 비정질 실리콘 박막과 게이트 산화막을 식각한 다음 인이온을 주입한 후 레이저 어닐링하여 주입된 이온을 활성화하여 소오스와 드레인을 형성하는 단계와, 상기의 이온주입이 완료된 기판의 게이트 산화막을 습식방법 또는 건식방법으로 식각하는 단계와, 상기의 게이트 산화 막을 식각한 후 상압화학기상증착방법으로 층간절연막을 증착하여 에어 캐비티를 형성하는 단계를 포함하여 이루어지는 제조방법을 제공함으로써, 드레인 접합 주변에 유도되는 수직 전계를 완화시켜 강한 전계에 의해 발생하는 누설전류를 감소시킬 수 있을 뿐만 아니라 추가의 마스크 공정 없이 간단한 공정으로 제조할 수 있으며 온-오프 전류비를 향상시킬 수 있다.

公开(公告)号：KR1020020035909A

公开(公告)日：2002-05-16

申请号：KR1020000065700

申请日：2000-11-07

Applicant: 한민구 ,  박기찬

Inventor： 한민구 ,  박기찬

IPC: G02F1/136

Abstract: PURPOSE: A method of fabricating a polysilicon thin film transistor is provided to increase the grain size of polysilicon forming a channel of a polysilicon thin film transistor to reduce grain boundary density. CONSTITUTION: An amorphous silicon thin film is formed on a wafer on which an oxide layer is formed or a glass substrate, and patterned to form an amorphous silicon thin film active region. A photoresist pattern is formed on the amorphous silicon thin film, and a nickel thin film is formed on the silicon thin film and photoresist pattern. The photoresist pattern and the nickel thin film are removed by lift-off to form a nickel pattern. The amorphous silicon thin film is annealed to form a polysilicon thin film. Excimer laser is irradiated on the polysilicon thin film. The nickel thin film is removed, and then a silicon oxide layer is deposited. A gate electrode pattern is formed on the polysilicon thin film and silicon oxide layer, and the silicon oxide layer formed between the polysilicon thin film and gate electrode pattern is patterned and the photoresist pattern is removed. The polysilicon thin film is doped with ions to form gate, source and drain electrodes and the doped ions are activated.

Abstract translation: 目的：提供一种制造多晶硅薄膜晶体管的方法，以增加形成多晶硅薄膜晶体管的沟道的多晶硅的晶粒尺寸以减小晶界密度。 构成：在其上形成有氧化物层的晶片或玻璃基板上形成非晶硅薄膜，并图案化以形成非晶硅薄膜有源区。 在非晶硅薄膜上形成光致抗蚀剂图案，在硅薄膜和光致抗蚀剂图案上形成镍薄膜。 通过剥离去除光致抗蚀剂图案和镍薄膜以形成镍图案。 将非晶硅薄膜退火以形成多晶硅薄膜。 准分子激光照射在多晶硅薄膜上。 除去镍薄膜，然后沉积氧化硅层。 在多晶硅薄膜和氧化硅层上形成栅极电极图案，并且在多晶硅薄膜和栅极电极图案之间形成的氧化硅层被图案化并去除光刻胶图案。 多晶硅薄膜掺杂离子以形成栅极，源极和漏极，并且掺杂的离子被激活。

公开(公告)号：KR100278053B1

公开(公告)日：2001-02-01

申请号：KR1019980036241

申请日：1998-09-03

Applicant: 한민구

Inventor： 한민구 ,  박철민 ,  최홍석

IPC: H01L29/786

Abstract: 본 발명은 박막 트랜지스터 및 그 제조 방법에 관한 것이다. 본 발명에 따르면, 박막 트랜지스터의 특성을 향상시키는 수소화 효과를 보다 증대시키기 위해, 박막 트랜지스터의 채널 및 게이트 전극에 사진 및 식각 공정을 실시하여 다수개의 채널을 가지는 멀티 채널 구조를 형성하고, 게이트 전극에도 채널 방향으로의 홈들을 형성한다. 그 결과 수소 유입면적이 증가되어 수소 래디칼들의 유입경로가 확보되고, 이에 따라 채널 내로의 수소 유입량이 증가되어 수소화 효과가 증대됨으로써, 박막 트랜지스터의 드레인 전류 및 문턱 전압등의 특성이 향상된다.

公开(公告)号：KR100275205B1

公开(公告)日：2001-01-15

申请号：KR1019980013244

申请日：1998-04-14

Applicant: 한민구

Inventor： 변대석 ,  이병훈 ,  최연익 ,  한민구

IPC: H01L29/74

Abstract: PURPOSE: An improved structure of an emitter switched thyristor and a fabricating method thereof are provided to reduce the amount of latching current by restricting an operating region of a transistor. CONSTITUTION: A buffer layer(2) of the second conductive type is formed on a substrate(1) of the first conductive type. A base region(3) of the second conductive type is formed on the buffer layer(2) of the second conductive type. A cathode region(4) of the first conductive type is formed partially on the base region(3) of the second conductive type. Channel regions(CH1,CH2) are located on a base diffusion region(5) of the first conductive type. The base diffusion region(5) of the first conductive type is formed between a side diffusion portion of the cathode region(4) and an upper surface of the base region(3). A floating emitter(6,12) is formed within each segment well(5-1,5-2,5-3) of the base diffusion region(5). The floating emitter(6,12) is formed with a pocket well(6-1,6-2,6-3) and a conductive layer(12). A source region(71) of the second conductive type is formed on an intersection portion between the cathode region(4) and the base diffusion region(5-4). The first and the second MOS gates(9,8) are formed on the channel regions(CH1,CH2).

Abstract translation: 目的：提供一种发射极开关晶闸管的改进结构及其制造方法，以通过限制晶体管的工作区来减少锁存电流的量。 构成：在第一导电类型的衬底（1）上形成第二导电类型的缓冲层（2）。 第二导电类型的基极区域（3）形成在第二导电类型的缓冲层（2）上。 第一导电类型的阴极区域（4）部分地形成在第二导电类型的基极区域（3）上。 通道区域（CH1，CH2）位于第一导电类型的基极扩散区域（5）上。 第一导电类型的基极扩散区域（5）形成在阴极区域（4）的侧向扩散部分和基极区域（3）的上表面之间。 在基极扩散区（5）的每个段阱（5-1,5-2,5-3）内形成浮置发射极（6,12）。 浮动发射器（6,12）形成有口袋（6-1,6-2,6-3）和导电层（12）。 第二导电类型的源极区域（71）形成在阴极区域（4）和基底扩散区域（5-4）之间的交叉部分上。 第一和第二MOS栅极（9,8）形成在沟道区域（CH1，CH2）上。

公开(公告)号：KR100275208B1

公开(公告)日：2000-12-15

申请号：KR1019980037231

申请日：1998-09-09

Applicant: 한민구

Inventor： 한민구 ,  최연익 ,  이병훈 ,  전정훈 ,  변대석 ,  김두영

IPC: H01L29/768

Abstract: 본 발명은 절연게이트 바이폴라 트랜지스터에 관한 것이다. 본 발명에 따르면, n버퍼 영역에 둘러싸여진 p
+ 애노드 영역과 p웰 영역에 둘러싸여진 n
+ 애노드 영역에 공통으로 접속되는 애노드 전극을 구비하여 턴-오프시 드리프트 영역에 존재하는 전자들을 보다 신속하게 유출시킴으로써, 소자의 스위칭 속도를 빨라지게 한다.

公开(公告)号：KR1019990084706A

公开(公告)日：1999-12-06

申请号：KR1019980016659

申请日：1998-05-09

Applicant: 한민구

Inventor： 김두영 ,  최연익 ,  한민구

IPC: H01L29/732

Abstract: 다중 게이트를 갖는 수직형 바이폴라 모드 전계효과 트랜지스터가 개시되어 있다. 그러한 트랜지스터의 구조는, 드레인 영역으로서의 제1도전형의 기판과; 상기 기판상에 위치된 에피층의 대체로 상부에 형성된 제2도전형의 게이트 영역과; 상기 게이트영역의 일부의 상부표면에서 하부로 일정한 깊이로 형성되어진 소오스 영역과; 턴온 동작시 전위장벽을 감소시켜 전류이득을 증가시키기 위해, 상기 게이트 영역에 인가되는 전압의 레벨과 동일한 전압레벨을 수신하며, 전기적 절연을 위한 절연막을 통하여 상기 소오스 영역 및 상기 게이트 영역과 상기 에피층의 일측면에 공통으로 접하도록 형성된 모오스 타입 게이트를 가짐에 의해 전류이득률이 획기적으로 개선된다.

公开(公告)号：KR1019990081042A

公开(公告)日：1999-11-15

申请号：KR1019980014713

申请日：1998-04-24

Applicant: 한민구

Inventor： 박철민 ,  전재홍 ,  유준석 ,  한민구

IPC: H01L21/31

Abstract: 반도체 소자를 제작할 수 있도록 기판상부에 활성층을 제조하는 고상한 방법은, 기판위에 비정질 실리콘 막을 형성하는 단계와, 상기 비정질 실리콘 막의 상부표면에 전자빔을 설정된 패턴으로 주사하는 단계와, 상기 막의 상부전체를 설정된 에너지 밀도를 가지는 레이저 빔으로써 어닐링하는 단계를 가짐에 의해 상기 비정질 실리콘 막을 상기 설정된 패턴에 기준한 결정구조를 가지는 폴리 실리콘 막으로 변화되게 함을 특징으로 한다.

公开(公告)号：KR100222434B1

公开(公告)日：1999-10-01

申请号：KR1019960045354

申请日：1996-10-11

Applicant: 한민구 ,  변대석 ,  최연익

Inventor： 한민구 ,  최연익 ,  변대석

IPC: H01L29/861

Abstract: 본 발명은, 상부의 단차를 감소하기 위한 소자분리영역으로서 사용되어지기 위해 이방성 식각측면을 가진채 제1도전형의 반도체 기판상에 시드 홀의 크기에 상응하는 개구부를 가지고 형성되는 절연층과, 상기 개구부의 상부와 상기 절연층 상부의 일부영역상에 에피텍셜 수평 성장법으로써 형성되는 제1도전형의 실리콘층과, 상기 절연층의 일부 상부에서 상기 절연층과 일체로 수직연장되며 상기 다이오우드의 접합영역의 폭을 한정하기 위해 상기 실리콘층의 양측면에 형성된 스페이서와, 상기 실리콘층과 상기 접합영역을 이루기 위해 상기 실리콘층내의 대체로 상부에 이온주입법으로 형성되는 제2도전형의 불순물층과, 상기 스페이서 및 불순물층의 상부에 형성되는 아노드 메탈층과, 상기 반도체 기판의 하부에 형성되는 캐소드 메탈층을 구비� ��는 전력용 다이오우드를 개시한다.

公开(公告)号：KR100149705B1

公开(公告)日：1998-10-01

申请号：KR1019940011788

申请日：1994-05-28

Applicant: 한민구 ,  이병훈 ,  최연익

Inventor： 한민구 ,  이병훈 ,  최연익

IPC: H01L29/73

Abstract: 본 발명은 절연게이트 바이폴라 트랜지스터에 관한 것으로, 문턱전압의 변동없이 래치업전류를 높이기 위하여, 래치업에 영향을 미치는 소오스영역 하부의 몸체 영역에 상기 몸체보다 고농도의 불순물농도를 갖는 매몰영역을 고에너지의 이온주입으로 형성하여 줌으로써, 래치업이 발생되는 임계치전류가 높아지는 절연게이트 바이폴라 트랜지스터를 제공한다.