公开(公告)号：FR3094520B1

公开(公告)日：2021-10-22

申请号：FR1903063

申请日：2019-03-25

Applicant: ST MICROELECTRONICS ROUSSET ,  PROTON WORLD INT NV

Inventor： MARINET FABRICE ,  PEETERS MICHAEL

IPC: G06F21/60

Abstract: Clé de chiffrement et/ou de déchiffrement La présente description concerne un procédé de génération d'une clé de chiffrement et/ou de déchiffrement éphémère (RTKey) par application d'une fonction à un code stocké dans une mémoire non volatile (104, 106). Figure pour l'abrégé : Fig. 1

公开(公告)号：FR3109239A1

公开(公告)日：2021-10-15

申请号：FR2003730

申请日：2020-04-14

Applicant: ST MICROELECTRONICS ROUSSET ,  ST MICROELECTRONICS SRL

Inventor： LA ROSA FRANCESCO ,  CASTALDO ENRICO ,  GRANDE FRANCESCA ,  PAGANO SANTI NUNZIO ANTONINO ,  NASTASI GIUSEPPE ,  ITALIANO FRANCO

IPC: G11C7/00 ,  G06F12/00

Abstract: Le circuit intégré de mémoire non-volatile (NVM) comprend des cellules mémoires logées dans un caisson semiconducteur (PW1) et comportant chacune un transistor d’état (TEsel, TEnsl) ayant une grille flottante (FG) et une grille de commande (CG), ainsi que des moyens d’effacement configurés, lors d’un cycle d’effacement, pour polariser le caisson semiconducteur (PW1) à une première tension d’effacement (VYP), et, par l’intermédiaire de commutateurs de grille de commande (CGSW), pour polariser des grilles de commande de cellules mémoires sélectionnées (TEsel) à une deuxième tension d’effacement (VNN). Les moyens d’effacement sont configurés pour augmenter le niveau de la première tension d’effacement (VYP) résultant d’une augmentation d’une valeur d’usure (AG) représentative du vieillissement des cellules mémoires, de sorte que le niveau de la première tension d’effacement (VYP) peut être supérieur à un niveau de claquage (HVmax) des commutateurs de grille de commande (CGSW). Figure de l’abrégé : figure 1

公开(公告)号：FR3108782A1

公开(公告)日：2021-10-01

申请号：FR2002929

申请日：2020-03-25

Applicant: ST MICROELECTRONICS ROUSSET

Inventor： LA ROSA FRANCESCO

IPC: H01L23/58 ,  H01L27/07

Abstract: Système comprenant un dispositif de fonction physiquement non clonable (DIS), ledit dispositif (DIS) comprenant : -un premier ensemble (1) de cellules-mémoires non volatiles (CEL) possédant chacune un transistor de sélection enterré dans un substrat semi-conducteur et un transistor d’état du type à appauvrissement ayant une grille de commande et une grille flottante électriquement connectées, les transistors d’état ayant des tensions de seuils effectives respectives appartenant à une distribution aléatoire commune, et- des moyens de traitement (MT) configurés pour délivrer à une interface de sortie (INTS) du dispositif, un groupe de données de sortie (SD) à partir d’une lecture des tensions de seuil effectives des transistors d’état des cellules-mémoires dudit premier ensemble. Figure pour l’abrégé : Fig 1

公开(公告)号：FR3108206A1

公开(公告)日：2021-09-17

申请号：FR2002552

申请日：2020-03-16

Applicant: ST MICROELECTRONICS ROUSSET

Inventor： MARZAKI ABDERREZAK

IPC: H01L27/00 ,  H01L29/00

Abstract: Le circuit intégré comprend un premier caisson semiconducteur (NW) contenu dans un substrat semiconducteur (PSUB), le premier caisson (NW) contenant un deuxième caisson semiconducteur (PW). Un élément capacitif (CAP) comprend une première électrode (EC1) et une deuxième électrode (EC2), la première électrode (EC1) comportant au moins une structure conductrice verticale (P0) remplissant une tranchée (TR) s’étendant verticalement dans le premier caisson (NW), la structure conductrice verticale (P0) étant électriquement isolée du premier caisson (NW) par une enveloppe diélectrique (D0) recouvrant le fond et les flancs de ladite tranchée (TR), la structure conductrice verticale (P0) pénétrant dans le deuxième caisson (PW) à au moins une extrémité longitudinale de la tranchée (TR), la deuxième électrode (EC2) comportant ledit premier caisson (NW) et ledit deuxième caisson (PW). Figure de l’abrégé : figure 2

公开(公告)号：FR3099259B1

公开(公告)日：2021-08-13

申请号：FR1908376

申请日：2019-07-24

Applicant: ST MICROELECTRONICS ROUSSET

Inventor： FORNARA PASCAL ,  MARINET FABRICE

IPC: G06F21/70 ,  H01L27/115

Abstract: Le circuit intégré comprend : - une mémoire (MEM) comportant au moins un transistor d’état (TE) comprenant une grille flottante (FG), stockant une donnée respective ; - un dispositif de protection des données stockées dans la mémoire (DIS) comprenant, pour chaque transistor d’état (TE), au moins une structure capacitive (SC) comprenant un premier corps électriquement conducteur (CC1) couplé à la grille flottante (FG) du transistor d’état (TE), un corps diélectrique (IMD), et un deuxième corps électriquement conducteur (CC2) couplé à une borne de masse (GND). Le corps diélectrique (IMD) est configuré pour coupler électriquement la grille flottante (FG) et la borne de masse (GND) de façon à modifier la charge de la grille flottante (FG) et perdre la donnée correspondante si une solution aqueuse est mise en contact avec le corps diélectrique (IMD), et pour isoler électriquement la grille flottante (FG) et la borne de masse (GND) sinon. Figure pour l’abrégé : Fig 1A

公开(公告)号：FR3081240B1

公开(公告)日：2021-08-06

申请号：FR1854055

申请日：2018-05-15

Applicant: ST MICROELECTRONICS ROUSSET

Inventor： SARAFIANOS ALEXANDRE ,  NICOLAS BRUNO ,  FRONTE DANIELE

IPC: G06F21/70 ,  G06F21/55 ,  G06F21/56

Abstract: L'invention concerne une puce électronique comprenant une région résistive (102) et un premier commutateur (120) de sélection d'une première zone en contact avec la région résistive.

公开(公告)号：FR3097348B1

公开(公告)日：2021-07-16

申请号：FR1906485

申请日：2019-06-17

Applicant: ST MICROELECTRONICS ROUSSET

Inventor： SARNO THOMAS ,  LINGE YANIS

IPC: G06F21/72 ,  H04L9/28

Abstract: Protection d’exécution d’algorithmes de chiffrement La présente description concerne un procédé de protection d’exécution, par un circuit électronique, d’un algorithme de chiffrement symétrique par tours d’une donnée par une clé, dans lequel : au moins l’une parmi la donnée et la clé est masquée par au moins un masque ; et une fonction de tour est appliquée, à chaque tour de l’algorithme de chiffrement, à la clé ou donnée masquée et audit masque. Figure pour l'abrégé : Fig. 8

公开(公告)号：FR3097365B1

公开(公告)日：2021-07-02

申请号：FR1906185

申请日：2019-06-11

Applicant: ST MICROELECTRONICS ROUSSET

Inventor： MARINET FABRICE

IPC: G11C16/06 ,  H04L9/12 ,  H04L9/28

Abstract: Circuit électronique La présente description concerne un circuit électronique (20) intégrant une mémoire morte (24) dans laquelle sont stockées des données chiffrées, la clé de déchiffrement n'étant pas présente dans ledit circuit (20). Figure pour l'abrégé : Fig. 2

公开(公告)号：FR3104751A1

公开(公告)日：2021-06-18

申请号：FR1914244

申请日：2019-12-12

Applicant: ST MICROELECTRONICS ROUSSET

Inventor： FORT JIMMY ,  DEMANGE NICOLAS

IPC: G05F3/26 ,  G05F3/16 ,  G06F21/75 ,  G06F21/77

Abstract: Le procédé de lissage du courant consommé (Ivdd) est basé sur une suite de recopies de courant (4, 5, 7) et sur une source de courant (61) délivrant un courant de référence (Iset), lesdits courants étant transformés en une tension de référence pour la régulation d’un moyen de régulation (81) de façon à ce que le courant consommé (Ivcc) vu de l’alimentation ne dépende que du courant de référence (Iset). Figure pour l’abrégé : Fig 1

公开(公告)号：FR3096175B1

公开(公告)日：2021-05-07

申请号：FR1904942

申请日：2019-05-13

Applicant: ST MICROELECTRONICS ROUSSET

Inventor： SARAFIANOS ALEXANDRE ,  MARINET FABRICE ,  DELALLEAU JULIEN

IPC: H01L23/64 ,  G06F21/00

Abstract: Circuit intégré comprenant un substrat semiconducteur (SB) ayant une face avant et une face arrière, au moins une première prise de contact (PC1), au moins une deuxième prise de contact (PC2), espacées situées au niveau de la face avant, et une plaque électriquement conductrice (PL) située sur la face arrière et des premiers moyens de détection (MS1) configurés pour détecter un amincissement éventuel du substrat à partir de la face arrière, lesdits premiers moyens de détection comportant des premiers moyens de mesure (MS1) configurés pour effectuer une première mesure d’une valeur résistive du substrat entre ladite au moins une première prise de contact (PC1), ladite au moins une deuxième prise de contact (PC2) et ladite plaque électriquement conductrice (PL). Figure pour l’abrégé : Fig 2