公开(公告)号：KR100773359B1

公开(公告)日：2007-11-05

申请号：KR1020060114582

申请日：2006-11-20

Applicant: 삼성전자주식회사

Inventor： 이병찬 ,  손용훈 ,  정인수 ,  강필규

IPC: H01L29/78 ,  H01L21/336

CPC classification number: H01L21/823814 ,  H01L21/2683 ,  H01L21/823807 ,  H01L29/1054 ,  H01L29/1083 ,  H01L29/66636 ,  H01L29/7848

Abstract: A transistor having high mobility and a manufacturing method thereof are provided to suppress a leakage current at a hetero-junction between a source/drain region semiconductor layer and a semiconductor substrate by forming the source/drain region semiconductor layer in a recrystallized single crystal structure. Gate patterns(135a,135b,135c) are formed on a semiconductor substrate(100). A preliminary semiconductor layer is formed on the semiconductor substrate at both sides of the gate pattern. Source/drain semiconductor layers(155,156) are formed on the preliminary semiconductor layer by irradiating a laser beam on the preliminary semiconductor layer. A heterojunction is formed between the semiconductor substrate and the source/drain semiconductor layer. The source/drain semiconductor layer is formed in a recrystallized single crystal structure.

Abstract translation: 提供具有高迁移率的晶体管及其制造方法，以通过在再结晶单晶结构中形成源极/漏极区半导体层来抑制源/漏区半导体层和半导体衬底之间的异质结处的漏电流。 栅极图案（135a，135b，135c）形成在半导体衬底（100）上。 在栅极图案的两侧在半导体衬底上形成初步半导体层。 通过在初级半导体层上照射激光来在初级半导体层上形成源极/漏极半导体层（155,156）。 在半导体衬底和源极/漏极半导体层之间形成异质结。 源极/漏极半导体层以再结晶单晶结构形成。

公开(公告)号：KR100764059B1

公开(公告)日：2007-10-09

申请号：KR1020060092481

申请日：2006-09-22

Applicant: 삼성전자주식회사

Inventor： 이덕형 ,  이선길 ,  유종렬 ,  이병찬 ,  정인수

IPC: H01L21/336 ,  H01L29/78

CPC classification number: H01L29/7851 ,  H01L21/823431 ,  H01L29/66795 ,  H01L27/10826 ,  H01L27/10879

Abstract: A semiconductor device and its forming method are provided to prevent the generation of GIDL(Gate Induced Drain Leakage), to reduce the influence of electric field on a gate electrode, and to keep a threshold voltage in a high level. A semiconductor pin(107) is formed on a semiconductor substrate(101). A gate electrode(123) crosses the semiconductor pin. The gate electrode has surfaces opposite to both sidewalls of the semiconductor pin. A first epitaxial layer(131) is grown from the semiconductor pin of both sides of the gate electrode. A second epitaxial layer(137) is grown from the first epitaxial layer. An ion implantation is performed on the first and second epitaxial layers. An insulating layer is interposed between the first and second epitaxial layers. The insulating layer has an opening portion capable of exposing partially the first epitaxial layer to the outside.

Abstract translation: 提供半导体器件及其形成方法以防止产生GIDL（栅极引起的漏极泄漏），以减小栅极电场的电场影响，并将阈值电压保持在较高水平。 在半导体衬底（101）上形成半导体管脚（107）。 栅电极（123）与半导体引脚交叉。 栅电极具有与半导体引脚的两个侧壁相对的表面。 从栅电极的两侧的半导体引脚生长第一外延层（131）。 从第一外延层生长第二外延层（137）。 在第一和第二外延层上进行离子注入。 绝缘层插入在第一和第二外延层之间。 绝缘层具有能够将第一外延层部分地暴露于外部的开口部。

公开(公告)号：KR1020060118072A

公开(公告)日：2006-11-23

申请号：KR1020050040528

申请日：2005-05-16

Applicant: 삼성전자주식회사

Inventor： 배근희 ,  지경구 ,  강창진 ,  남병윤 ,  박흥식 ,  정인수

IPC: H01L21/336

CPC classification number: H01L29/1037 ,  H01L21/02636 ,  H01L21/28167 ,  H01L29/4236 ,  H01L29/66621

Abstract: A recess type transistor and its manufacturing method are provided to improve a misalign margin between gate electrodes and to prevent the convergence of an electric field to an upper corner of a trench by forming an SEG(Selective Epitaxial Growth) layer along an inner surface of the trench. An isolation layer(112) for defining an active region is formed on a semiconductor substrate(100). A first trench(120) of a first width is formed on the substrate of the active region. A second trench(124) of a second width is formed under the first trench. The second width of the second trench is larger than the first width of the first trench. An SEG layer(130) is formed along an inner surface of the trench structure. A gate electrode(144) is filled in the trench structure. The gate electrode is protruded from the active region. A doped region is formed at both sides of the gate electrode in the substrate of the active region.

Abstract translation: 提供了一种凹槽型晶体管及其制造方法，以改善栅电极之间的不对准裕度，并且通过沿着内表面形成SEG（选择性外延生长）层，防止电场与沟槽的上角会聚 沟。 在半导体衬底（100）上形成用于限定有源区的隔离层（112）。 第一宽度的第一沟槽（120）形成在有源区的衬底上。 在第一沟槽下方形成第二宽度的第二沟槽（124）。 第二沟槽的第二宽度大于第一沟槽的第一宽度。 SEG层（130）沿沟槽结构的内表面形成。 栅电极（144）填充在沟槽结构中。 栅电极从有源区突出。 掺杂区域形成在有源区的衬底中的栅电极的两侧。

公开(公告)号：KR100560815B1

公开(公告)日：2006-03-13

申请号：KR1020040017665

申请日：2004-03-16

Applicant: 삼성전자주식회사

Inventor： 김성민 ,  여경환 ,  정인수 ,  최시영 ,  손용훈 ,  이영은 ,  이병찬 ,  이종욱

IPC: H01L21/20

CPC classification number: H01L29/0653 ,  H01L29/78

Abstract: 여기에 개시되는 이형 반도체 기판은 실리콘 기판과, 상기 실리콘 기판 상에 형성된 실리콘-게르마늄 에피탁시얼 패턴, 그리고 상기 실리콘 기판 및 상기 실리콘-게르마늄 에피탁시얼 기판 상에 형성된 상부가 평탄한 실리콘 에피탁시얼층을 포함한다. 이 같은 이형 반도체 기판은 다양한 반도체 제조 공정에서 기저 반도체 기판으로 사용될 수 있다.
에피탁시얼 성장, 반도체 기판, SOI, MEMS

公开(公告)号：KR100521382B1

公开(公告)日：2005-10-12

申请号：KR1020030043628

申请日：2003-06-30

Applicant: 삼성전자주식회사

Inventor： 이덕형 ,  최시영 ,  이병찬 ,  정인수 ,  허진화

IPC: H01L21/336

CPC classification number: H01L29/7851 ,  H01L29/66795

Abstract: 2단계의 트렌치 매립 공정 및 보호막 형성 공정을 사용하여 신뢰성 있는 소자 사이의 전기적 절연을 제공하는 핀 전계효과 트랜지스터 제조 방법을 개시한다.

公开(公告)号：KR100519801B1

公开(公告)日：2005-10-10

申请号：KR1020040028804

申请日：2004-04-26

Applicant: 삼성전자주식회사

Inventor： 손용훈 ,  신유균 ,  이종욱 ,  이선길 ,  정인수 ,  이영은 ,  이덕형

IPC: H01L21/28

Abstract: 스트레스 완충 스페이서에 의해 둘러싸여진 노드 콘택 플러그를 갖는 반도체소자들 및 그 제조방법들을 제공한다. 상기 반도체소자들은 반도체기판 상에 형성된 무기 절연막(inorganic insulating layer) 및 상기 무기 절연막을 관통하여 상기 반도체기판에 접촉하는 노드 콘택 플러그를 구비한다. 상기 노드 콘택 플러그 및 상기 무기 절연막 사이에 스트레스 완충 스페이서가 개재된다. 상기 무기 절연막 상에 결정화된 반도체 바디 패턴(crystallized semiconductor body pattern)이 적층되고, 상기 결정화된 반도체 바디 패턴은 상기 노드 콘택 플러그와 접촉하도록 연장된다. 상기 결정화된 반도체 바디 패턴에 박막 트랜지스터가 제공된다. 상기 스트레스 완충 스페이서는 상기 무기 절연막보다 덜 치밀한(less dense) 물질막으로 형성할 수 있고, 상기 노드 콘택 플러그는 선택적 에피택시얼 성장 기술을 사용하여 형성할 수 있다. 또한, 상기 결정화된 반도체 바디 패턴은 고상 에패택시얼 기술을 사용하여 결정화시킬 수 있다.

公开(公告)号：KR1020050089588A

公开(公告)日：2005-09-08

申请号：KR1020040015085

申请日：2004-03-05

Applicant: 삼성전자주식회사

Inventor： 손용훈 ,  최시영 ,  이병찬 ,  이종욱 ,  정인수 ,  이덕형

IPC: H01L21/335

CPC classification number: H01L29/7851 ,  H01L21/823481 ,  H01L29/0653 ,  H01L29/66545 ,  H01L29/66621

Abstract: 반도체 장치의 액티브 구조물 형성 방법, 소자 분리 방법 및 트랜지스터 형성 방법이 개시되어 있다. 벌크 반도체 기판의 소정 부위를 식각하여 예비 액티브 패턴을 형성한다. 상기 예비 액티브 패턴의 하부 가장자리를 리세스시켜 액티브 패턴을 형성한다. 이어서, 상기 액티브 패턴의 리세스된 부위에 액티브 버리드 산화막을 형성하여, 반도체 장치의 액티브 구조물 형성하는 방법을 제공한다. 상기 액티브 구조물 상에 형성되는 트랜지스터는 접합 용량의 감소, 접합 누설 전류의 감소, 구동 전류의 증가 등의 우수한 특성을 가질 수 있다.

公开(公告)号：KR100496258B1

公开(公告)日：2005-06-17

申请号：KR1020030009916

申请日：2003-02-17

Applicant: 삼성전자주식회사

Inventor： 이덕형 ,  최시영 ,  이병찬 ,  김철성 ,  정인수 ,  유종렬

IPC: H01L21/28

CPC classification number: H01L27/10888 ,  H01L21/28525 ,  H01L21/76829 ,  H01L21/76832 ,  H01L21/76895 ,  H01L23/485 ,  H01L27/10894 ,  H01L2924/0002 ,  Y10S257/90 ,  H01L2924/00

Abstract: 콘택 패드를 포함하는 반도체 장치 및 이의 제조 방법이 개시되어 있다. 액티브 영역 및 필드 영역이 정의된 반도체 기판 상에 형성되는 게이트 구조물들, 상기 게이트 구조물들의 측면에 형성되는 제1 스페이서, 상기 게이트 구조물들 사이에 위치하는 반도체 기판의 액티브 영역 상에 상기 게이트 구조물보다 낮은 높이의 반도체 물질이 형성된 제1 콘택 패드, 상기 제1 콘택 패드 상에 위치하는 상기 제1 스페이서의 측면 및 상기 제1 콘택 패드에서 상기 필드 영역과 인접하는 일측면에 형성된 제2 스페이서, 상기 제1 콘택 패드 상에, 반도체 물질로 형성된 제2 콘택 패드를 포함하는 반도체 장치를 제공한다. 상기 반도체 장치의 콘택 패드는 쇼트 불량이 매우 감소된다.

公开(公告)号：KR100476940B1

公开(公告)日：2005-03-16

申请号：KR1020030040279

申请日：2003-06-20

Applicant: 삼성전자주식회사

Inventor： 이덕형 ,  이병찬 ,  최시영 ,  김택중 ,  손용훈 ,  정인수

IPC: H01L21/336

CPC classification number: H01L29/785 ,  H01L21/823412 ,  H01L21/823437 ,  H01L29/66803

Abstract: 기판으로부터 수직으로 연장된 게이트 채널을 갖는 디램기억 셀 및 그 제조방법을 제공한다. 이 기얼 셀의 트랜지스터는 기판으로 부터 수직으로 연장된 핀을 가지고, 이 핀 내에 형성된 채널영역이 형성된다. 채널영역과 중첩되어 핀의 상부를 게이트 전극이 가로지른다. 게이트 전극 및 핀 사이에 게이트 절연막이 개재된다. 게이트 전극 양측의 핀에 소오스 및 드레인 영역이 형성된다. 기판으로부터 수직으로 연장된 핀을 형성하고, 핀의 상부에 제1 불순물을 주입하고, 핀의 전면에 제2 농도의 불순물을 주입하여 채널을 형성한다. 핀의 상부 모서리를 포함하는 상기 핀의 상부에는 제1 및 제2 불순물이 중첩된 고 도핑층이 형성되고, 고 도핑층 하부의 핀에는 저 도핑층이 형성된다. 이 때, 제2 불순물은 경사이온주입법을 이용하여 주입합으로써 핀 내에 균일하게 형성할 수 있다.

公开(公告)号：KR1020050002259A

公开(公告)日：2005-01-07

申请号：KR1020030043628

申请日：2003-06-30

Applicant: 삼성전자주식회사

Inventor： 이덕형 ,  최시영 ,  이병찬 ,  정인수 ,  허진화

IPC: H01L21/336

CPC classification number: H01L29/7851 ,  H01L29/66795

Abstract: PURPOSE: A method for fabricating FIN-type FET(Field Effect Transistor) in a semiconductor device is provided to prevent voids by using two-step trench-filling processes and a passivation layer. CONSTITUTION: An etch mask pattern(103) is formed on a semiconductor substrate(101). Trenches are formed by etching the exposed substrate to define silicon FIN(105). An upper passivation layer(113a) is partially filled for protecting the first trench-filling insulating layer. A second trench-filling insulating layer(115a) is entirely filled in the trench. A planarization etching of the second trench-filling insulating layer is performed. The upper side wall of the silicon FIN is exposed by removing at least a part of the upper passivation layer. A gate dielectric is formed. A gate conductive material is formed.

Abstract translation: 目的：提供一种在半导体器件中制造FIN型FET（场效应晶体管）的方法，以通过使用两步骤沟槽填充工艺和钝化层来防止空隙。 构成：在半导体衬底（101）上形成蚀刻掩模图案（103）。 通过蚀刻暴露的衬底来形成沟槽，以限定硅FIN（105）。 部分地填充上钝化层（113a）以保护第一沟槽填充绝缘层。 第二沟槽填充绝缘层（115a）完全填充在沟槽中。 执行第二沟槽填充绝缘层的平坦化蚀刻。 通过去除上钝化层的至少一部分来暴露硅FIN的上侧壁。 形成栅极电介质。 形成栅极导电材料。