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公开(公告)号：KR1020040003922A
公开(公告)日：2004-01-13
申请号：KR1020020038752
申请日：2002-07-04
Applicant: 삼성전자주식회사
IPC: H01L21/8247
Abstract: PURPOSE: A method for manufacturing a gate electrode of a non-volatile memory device is provided to be capable of reducing the thickness increasing phenomenon of an interlayer dielectric. CONSTITUTION: A gate electrode structure is formed at the upper portion of a semiconductor substrate(100), wherein the semiconductor substrate includes a tunnel oxide layer(102). At this time, the gate electrode structure includes the first conductive pattern(104a), an interlayer dielectric pattern(112a), and the second conductive pattern(114a). An oxide layer(122b) is formed at the outer surface of the semiconductor substrate and the gate electrode structure by carrying out the first oxidation process at the resultant structure at the temperature of 600 °C, or less. Then, the second oxidation process is carried out at the resultant structure under oxygen and nitrogen gas atmosphere.
Abstract translation: 目的：提供一种用于制造非易失性存储器件的栅电极的方法，以能够减小层间电介质的厚度增加现象。 构成：在半导体衬底（100）的上部形成栅电极结构，其中半导体衬底包括隧道氧化物层（102）。 此时，栅电极结构包括第一导电图案（104a），层间电介质图案（112a）和第二导电图案（114a）。 通过在600℃以下的温度下对所得结构进行第一氧化处理，在半导体基板的外表面和栅电极结构上形成氧化物层（122b）。 然后，在氧气和氮气气氛下，在所得结构下进行第二次氧化处理。
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公开(公告)号：KR1020030064490A
公开(公告)日：2003-08-02
申请号：KR1020020004802
申请日：2002-01-28
Applicant: 삼성전자주식회사
IPC: H01L29/792
Abstract: PURPOSE: A non-volatile memory device having a SONOS structure and its fabricating method are provided to improve the efficiency of program or erasion by forming a charge storage layer as a boron nitride layer or a silicon nitride layer. CONSTITUTION: A non-volatile memory device having a SONOS structure includes a tunneling insulating layer(21), a charge storage layer(22), and a gate(24). The tunneling insulating layer, the charge storage layer, and the gate are sequentially on the upper portion of a substrate(20). The charge storage layer is formed with a boron nitride layer or a silicon nitride layer. The non-volatile memory device further includes a blocking insulating layer. The blocking insulating layer is formed between the charge storage layer and the gate in order to prevent the immigration of charges between the charge storage layer and the gate.
Abstract translation: 目的：提供具有SONOS结构的非易失性存储器件及其制造方法，以通过形成作为氮化硼层或氮化硅层的电荷存储层来提高编程或擦除的效率。 构成：具有SONOS结构的非易失性存储器件包括隧道绝缘层（21），电荷存储层（22）和栅极（24）。 隧道绝缘层，电荷存储层和栅极依次位于衬底（20）的上部。 电荷存储层由氮化硼层或氮化硅层形成。 非易失性存储器件还包括阻挡绝缘层。 在电荷存储层和栅极之间形成阻挡绝缘层，以防止电荷存储层与栅极之间的电荷迁移。
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公开(公告)号：KR1020030040733A
公开(公告)日：2003-05-23
申请号：KR1020010071151
申请日：2001-11-15
Applicant: 삼성전자주식회사
IPC: H01L27/115 , H01L21/8247 , H01L29/788
Abstract: PURPOSE: A method for forming a dielectric layer in a semiconductor device is provided to reduce the leakage current of a memory cell and enhance the reliability by improving a characteristic of the dielectric layer. CONSTITUTION: An oxide layer(102) is formed on a semiconductor substrate(100). The first polysilicon layer(104) is deposited on the oxide layer. A lower oxide layer(106a) is formed on the semiconductor substrate by using a low pressure CVD(Chemical Vapor Deposition) method. A nitride layer(106b) is formed on the lower oxide layer. A preliminary upper oxide layer is formed on the nitride layer. An upper oxide layer(107) is formed by performing a thermal process for the resultant under the atmosphere of wet oxidation.
Abstract translation: 目的：提供一种在半导体器件中形成电介质层的方法，以减小存储单元的漏电流，并通过改善电介质层的特性来提高可靠性。 构成：在半导体衬底（100）上形成氧化物层（102）。 第一多晶硅层（104）沉积在氧化物层上。 通过使用低压CVD（化学气相沉积）方法在半导体衬底上形成低氧化物层（106a）。 在低氧化物层上形成氮化物层（106b）。 在氮化物层上形成预备的上部氧化物层。 通过在湿式氧化气氛下对所得物进行热处理，形成上部氧化物层（107）。
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公开(公告)号：KR1020000015121A
公开(公告)日：2000-03-15
申请号：KR1019980034862
申请日：1998-08-27
Applicant: 삼성전자주식회사
IPC: H01L21/28
Abstract: PURPOSE: A method for forming a conductive plug of semiconductor devices is provided to simplify manufacturing process and prevent a bridge between the conductive plugs by performing the plug formation processes in-situ. CONSTITUTION: The method comprises the steps of forming (40) an interlayer insulator on a semiconductor substrate; forming (42) a contact hole in the interlayer insulator; forming (44) a conductive layer by filling to the contact hole; and forming (46) a conductive plug filled the contact hole by flattening the conductive layer, wherein the conductive layer formation step (44) and the conductive plug formation step (46) are performed by in-situ process.
Abstract translation: 目的：提供一种用于形成半导体器件的导电插塞的方法，以简化制造工艺并通过原位执行插塞形成工艺来防止导电插头之间的桥接。 构成：该方法包括在半导体衬底上形成（40）层间绝缘体的步骤; 在所述层间绝缘体中形成（42）接触孔; 通过填充到接触孔来形成（44）导电层; 以及通过使所述导电层平坦化而形成（46）填充所述接触孔的导电插塞，其中所述导电层形成步骤（44）和所述导电插塞形成步骤（46）通过原位工艺进行。
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公开(公告)号：KR100238254B1
公开(公告)日：2000-01-15
申请号：KR1019970049760
申请日：1997-09-29
Applicant: 삼성전자주식회사
IPC: H01L21/76
Abstract: Si-리치 실리콘 질화막을 사용하는 트렌치 소자 분리 방법에 관하여 개시한다. 본 발명에서는 반도체 기판상에 Si-리치 실리콘 질화막을 포함하는 마스크층을 형성한다. 상기 마스크층을 형성하기 위하여 반도체 기판상에 패드 산화막과 Si-리치 실리콘 질화막을 차례로 형성하고, 이를 다시 차례로 패터닝한다. 상기 마스크층을 식각 마스크로 하여 상기 반도체 기판에 트렌치를 형성한다. 상기 트렌치의 내벽에 열산화막을 형성한다. 상기 트렌치 내부 및 상기 마스크층의 상부에 트렌치 매립용 절연층을 형성한다. 상기 트렌치 매립용 절연층을 열처리한다. 상기 Si-리치 실리콘 질화막에서의 실리콘 함량은 Si
3 N
4 에서의 실리콘 함량보다 더 크다.-
Patent Agency Ranking
公开(公告)号：KR1019990027323A
公开(公告)日：1999-04-15
申请号：KR1019970049760
申请日：1997-09-29
Applicant: 삼성전자주식회사
IPC: H01L21/76
Abstract: Si-리치 실리콘 질화막을 사용하는 트렌치 소자 분리 방법에 관하여 개시한다. 본 발명에서는 반도체 기판상에 Si-리치 실리콘 질화막을 포함하는 마스크층을 형성한다. 상기 마스크층을 형성하기 위하여 반도체 기판상에 패드 산화막과 Si-리치 실리콘 질화막을 차례로 형성하고, 이를 다시 차례로 패터닝한다. 상기 마스크층을 식각 마스크로 하여 상기 반도체 기판에 트렌치를 형성한다. 상기 트렌치의 내벽에 열산화막을 형성한다. 상기 트렌치 내부 및 상기 마스크층의 상부에 트렌치 매립용 절연층을 형성한다. 상기 트렌치 매립용 절연층을 열처리한다. 상기 Si-리치 실리콘 질화막에서의 실리콘 함량은 Si
3 N
4 에서의 실리콘 함량보다 더 크다.-
公开(公告)号：KR1019980066732A
公开(公告)日：1998-10-15
申请号：KR1019970002429
申请日：1997-01-28
Applicant: 삼성전자주식회사
IPC: H01L21/20
Abstract: 다결정실리콘막 제조장치를 개시한다. 본 발명은 내부 공간을 갖고 히터에 의하여 가열되는 고온부와 그 반대의 저온부를 갖는 튜브와, 상기 튜브 내부에 실리콘 웨이퍼가 탑재된 보우트와, 상기 튜브 하단에 상기 튜브 내부를 진공상태로 만들기 위한 펌프가 연결되는 연결부와, 상기 튜브 내부에 가스를 주입할 수 있는 인젝터로 구성된 다결정실리콘막 제조장치에 있어서, 상기 인젝터는 상기 저온부에 장착하여 구성한다.
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公开(公告)号：KR1019980065744A
公开(公告)日：1998-10-15
申请号：KR1019970000857
申请日：1997-01-14
Applicant: 삼성전자주식회사
Inventor： 형용우
IPC: H01L21/76
Abstract: 반도체 소자의 소자분리막 형성방법에 대해 기재되어 있다. 이는, 반도체 기판 상에 패드 산화막과 질화막을 차례대로 적층하는 제1 공정, 질화막과 패드 산화막을 패터닝하여 소자분리 영역의 반도체 기판을 노출시키는 제2 공정, 제2 공정 후의 결과물 기판 전면에 다결정실리콘층을 형성한 후, POCl
3 을 도핑하는 제3 공정, 다결정실리콘층 표면을 열산화함으로써 열산화막을 형성하는 제4 공정, 질산용액으로 열산화막과 다결정실리콘층의 그레인 바운드리에 형성된 산화막을 식각함으로써 다결정실리콘으로 된 원주모양의 마이크로 기둥들을 형성하는 제5 공정, 마이크로 기둥들을 마스크로 하여 반도체 기판을 식각함으로써 소자분리영역에 마이크로 기둥들이 형성된 트렌치를 형성하는 제6 공정, 제6 공정 후의 결과물 기판 전면에 산화물을 도포함으로써 소자분리영역에 소자분리막을 형성하는 제7 공정 및 � ��성영역 상의 질화막과 패드 산화막을 제거하는 제8 공정을 구비하여, 전,후 공정이 매우 간단해지고 종래의 STI 공정 시 발생하던 여러 가지 문제점을 해결할 수 있다.-
公开(公告)号：KR1019950034671A
公开(公告)日：1995-12-28
申请号：KR1019940012153
申请日：1994-05-31
Applicant: 삼성전자주식회사
IPC: H01L21/76
Abstract: 신규한 반도체장치의 분리영역 형성방법이 개시되어 있다. 반도체기판 상에 산화막, 버퍼 실리콘막 및 산화방지막을 차례로 형성한다. 리소그라피 공정으로 산화방지막 및 버퍼 실리콘막의 일부분을 활성영역 패턴으로 패터닝하여, 버퍼 실리콘막을 노출시키는 개구부를 형성한다. 결과물에 열산화 공정을 실시하여, 질소 피팅에 의한 결함발생을 방지하기 위한 캡핑 신화막을 노출된 버퍼 실리콘막 상에 형성한다. 결과물에, 질소 분위기에서 1100℃이상의 고온 열처리 공정을 실시하여 캡핑 산화막과 버퍼 실리콘막 사이의 계면에 산질화막을 형성한다. 결과물에 열산화 공정을 실시하여 분리영역을 형성한다. 산화방지막과 버퍼 실리콘막 사이에서 제2버즈비크의 생성이 억제되어, 256Mb, DRAM까지 소자 분리가 가능하다.
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公开(公告)号：KR1020110062393A
公开(公告)日：2011-06-10
申请号：KR1020090119107
申请日：2009-12-03
Applicant: 삼성전자주식회사
CPC classification number: G02B6/12004 , G02B6/125 , G02F1/065
Abstract: PURPOSE: An optical waveguide device using a bulk silicon wafer and a manufacturing method thereof are provided to achieve high speed signal transmission, low power consumption, large capacity and compactness, by using optical interconnection technology. CONSTITUTION: A trench region(12) is formed on a part of a bulk silicon wafer(10). A bottom clad layer(14) is formed in the trench region. An optical waveguide core layer(22a) is formed on the bottom clad layer, far from one side of the trench region. A top clad layer(24) is formed to cover the optical waveguide core layer.
Abstract translation: 目的：提供使用体硅晶片的光波导器件及其制造方法，通过使用光互连技术实现高速信号传输，低功耗，大容量和紧凑性。 构成：在体硅晶片（10）的一部分上形成沟槽区（12）。 在沟槽区域中形成底部覆层（14）。 光波导芯层（22a）形成在底部包层上，远离沟槽区域的一侧。 形成顶部覆层（24）以覆盖光波导芯层。
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