Abstract:
본 발명은 리세스 채널을 가지는 듀얼게이트 단전자 트랜지스터 및 그 제조방법에 관한 것으로, 실리콘 기판에 소정의 깊이를 갖는 그루브를 형성하고, 상기 그루브의 측벽을 이용하여 사이드 게이트를 형성하며, 소스/드레인 형성을 위한 이온주입 에너지를 적절히 조절함으로써, 리세스된 채널 구조를 효과적으로 만들고, 그루브의 폭과 측벽 사이드 게이트의 길이를 조절함으로써, MOSFET 전류 및 양자점의 전체 커패시턴스를 획기적으로 줄여 단전자 트랜지스터의 동작온도를 높일 수 있는 효과가 있다. 리세스 채널, 듀얼게이트, 단전자 트랜지스터, SET
Abstract:
본 발명은 조임 장벽을 갖는 단전자 트랜지스터 및 그 제조방법에 관한 것으로, 게이트 양측과 소스/드레인 사이에 자기 정렬로 채널 조임 산화막을 조임 장벽(constriction barrier)으로 형성함으로써, 터널링 장벽을 자연스럽게 구현하고, 상기 채널 조임 산화막 상에 측벽 사이드 게이트를 더 형성함으로써, 터널링 장벽을 전기적으로 조절할 수도 있으며, 상기 채널 조임 산화막은 산화공정시 실리콘의 산화잠식 현상을 적극 이용한 것이어서, 종래 공정을 그대로 이용할 수 있는 장점이 있고, 산화공정시 컨트롤 게이트도 산화잠식되도록 함으로써, 게이트의 유효 길이를 줄여 단전자 트랜지스터의 동작 온도를 상승시킬 수 있는 효과가 있다. 조임 장벽, 양자 제한 효과, 단전자 트랜지스터, constriction barrier, quantum confinement effect, SET
Abstract:
PURPOSE: A semiconductor device and a method of operating the same are provided to control an upper wire and a lower wire independently by inserting a storage film pattern between word lines and an activity pillar. CONSTITUTION: Active pillars are arranged on a semiconductor substrate(10) in two-dimensionally. Upper impurity regions are used as a source or a drain electrode of memory cell transistors. An upper wiring(70) is arranged along one-way of the upper impurity regions. Upper wirings are connected to an upper wiring decoder through predetermined wiring structures. Upper wirings are connected to the upper impurity regions through a first plug(60). The word line(30) is arranged between active pillars while crossing the upper wirings. Word lines are connected to word line decoders through wiring structures. Lower wirings(40) are arranged under word lines. The storage film pattern(20) is arranged between the word lines and the active pillar.
Abstract:
A method for fabricating an asymmetric LDD MOSFET using a sidewall gate is provided to control the length of a gate and deposition and etch of a gate material to make the size small and to obtain ultra fine device. A method for fabricating an asymmetric LDD MOSFET using a sidewall gate comprises a step for deposing and etching a dummy layer on a semiconductor substrate to form a sidewall gate; a step for forming a LDD; a step for forming an insulating layer sidewall spacer or a second sidewall gate; a step for removing completely the dummy layer; a step for forming a second source/drain.
Abstract:
A single electron transistor having a self-aligned trench and a fabricating method thereof are provided to form a tunneling barrier irrelevant to a voltage applied to a gate by forming self-aligned trenches at both sides of the gate. Source and drain regions(22a,24a) are formed on a single crystal silicon layer of an SOI substrate to be separated from each other. A channel region defined by a predetermined small pattern is between the source and drain regions. A gate dielectric(30) is formed on an upper portion of the channel region. A gate(40) is formed on an upper portion of the gate dielectric. A trench(70) is self-aligned at both sides of the gate to be formed in a thickness direction of the channel region. LOCOS dielectric layers(60) are respectively formed on upper portions of the source and drain regions. A dielectric sidewall spacer is formed an upper portion of an end of each LOCOS dielectric layer in parallel with the trench.
Abstract:
본 발명은 종래 유기트랜지스터의 이동도 특성과 전류 점멸비(I on /I off ratio)를 동시에 개선하기 위한 이중 유기 박막층을 갖는 상극 구조 유기 트랜지스터의 제조방법에 관한 것으로, 게이트 절연막의 상부에 제 1 유기 반도체 박막층을 형성하는 단계 이외에 상기 제 1 유기 반도체 박막층의 상부에 제 2 유기 반도체 박막층을 형성하는 단계를 공정조건을 달리하여 별도로 행하는 이중 증착 방법(Two-Step-Deposition method)을 채택하여, 각 유기 반도체 박막층의 그레인 사이즈를 달리함으로써, 제 1 유기 반도체 박막층의 큰 그레인 사이즈에 의하여 이동도 특성을 향상시키고 동시에 제 2 유기 반도체 박막층의 작은 그레인 사이즈에 의하여 전류 점멸비를 향상시키는 방법을 제공한다. 이동도, 전류 점멸비, 유기 반도체, 유기 트랜지스터, 펜타신
Abstract:
본 발명은 액티브 영역에 복수개의 도핑층을 갖는 전하트랩 메모리 셀을 이용한 낸드(NAND) 플래시 메모리 어레이 및 그 동작방법에 관한 것이다. 종래 전하트랩 메모리 셀의 구조와 달리 본 발명에서 사용되는 메모리 셀은 액티브 영역에 복수개의 도핑층을 적절히 형성함으로써, 소스/드레인 영역과 PN 접합을 이루는 부분에서 전자가 밴드간 터널링이 되도록 유도하고, 상기 전자를 소정의 역 바이어스 상태에서 가속시켜 애벌런치 현상을 유도하여 이때 생성된 홀을 각 전하트랩 메모리 셀의 전하트랩층으로 주입시키는 방식으로 프로그램하고, 이레이즈시에는 FN 터널링으로 채널에 있는 전자를 상기 각 셀의 전하트랩층으로 주입시키는 방식으로 낸드 플래시 메모리 어레이를 동작하는 방법을 제공한다. 전하트랩, 플래시 메모리, 터널링, 애벌런치, NAND
Abstract:
본 발명은 액티브 영역에 복수개의 도핑층을 갖는 전하트랩 플래시 메모리 셀의 구조 및 그 제조방법과 동작방법에 관한 것이다. 종래 전하트랩 메모리 셀의 구조와 달리 본 발명은 액티브 영역에 복수개의 도핑층을 적절히 형성함으로써, 소스/드레인 영역과 PN 접합을 이루는 부분에서 전자가 밴드간 터널링이 되도록 유도하고, 상기 전자를 소정의 역 바이어스 상태에서 가속시켜 애벌런치 현상을 유도하여 이때 생성된 홀을 전하트랩 메모리 셀의 전하트랩층으로 주입시키는 방식으로 프로그램하고, 이레이즈시에는 FN 터널링으로 채널에 있는 전자를 상기 전하트랩층으로 주입시키는 방식으로 셀을 동작하는 방법을 제공한다. 전하트랩, 플래시 메모리, 터널링, 애벌런치
Abstract:
A NAND-type flash memory array and an operating method thereof are provided to reduce program disturbance by using a body biasing contact region connected to an active region on a lower portion of a side of a second select gate line. At least one bit line(B/L0,B/L1) is formed on an SOI substrate. A first select transistor, plural memory cells, and a second select transistor are serially connected to each bit line by their geared sources and drains. The source of the second select transistor is electrically connected to a common source line(CSL) vertically arranged to the bit line. A gate of the first select transistor and a gate of the second select transistor are respectively connected to a first select gate line(SSL) and a second select gate line(GSL) arranged to be crossed with the bit line. Gates of the memory cells are respectively connected to plural word lines(W/L0,W/L1) arranged to be crossed with the bit line. A body biasing contact region(BBC) is connected to an active region on a lower portion of a side of the second select gate line.
Abstract:
본 발명은 SOI 기판 상에 직렬 연결된 소자의 바디 바이어싱 구조에 관한 것으로, 공통 소스/드레인 영역의 정션 깊이를 얕게 만듦으로써, 통상적인 벌크 MOSFET처럼 하나의 바디 바이어싱 콘택만으로도 여러 개의 소자에 대해 바디 바이어싱을 가능하게 하여 SOI 기판의 플로팅 바디 효과(floating body effect)를 제거하는 효과가 있다. SOI, 바디, 바이어스, 플로팅