公开(公告)号：KR100835666B1

公开(公告)日：2008-06-09

申请号：KR1020070000143

申请日：2007-01-02

Applicant: 한국과학기술연구원

Inventor： 김영환 ,  조운조 ,  김성일 ,  김춘근 ,  김용태

IPC: H01L21/203 ,  B82B3/00 ,  B82Y40/00

CPC classification number: C30B29/60 ,  C30B29/16 ,  Y10S977/774 ,  Y10T428/259

Abstract: A method for forming a ZnO nano-crystal directly on a silicon substrate is provided to omit additional processes when forming a silicon substrate based photoelectric cell by forming the amorphous ZnO-nano crystal within a Zn-Si-O complex thin film directly. In a method for forming a ZnO nano-crystal directly on a silicon substrate, a Zn-Si-O complex thin film is formed on a semiconductor substrate, and the Zn-Si-O complex thin film is annealed. Wherein, the ZnO nano crystal is formed within an amorphous Zn-Si-O complex thin film on a silicon substrate, and the Zn-Si-O complex thin film is formed by using a sputtering method.

Abstract translation: 提供了直接在硅衬底上形成ZnO纳米晶体的方法，以通过在Zn-Si-O络合物薄膜内形成非晶ZnO纳米晶体直接形成基于硅衬底的光电池来省略附加工艺。 在直接在硅衬底上形成ZnO纳米晶体的方法中，在半导体衬底上形成Zn-Si-O络合物薄膜，对Zn-Si-O络合物薄膜进行退火。 其中，ZnO纳米晶体形成在硅衬底上的非晶态Zn-Si-O复合薄膜中，并且通过使用溅射法形成Zn-Si-O络合物薄膜。

公开(公告)号：KR100509569B1

公开(公告)日：2005-08-23

申请号：KR1020040000357

申请日：2004-01-05

Applicant: 한국과학기술연구원

Inventor： 김용태 ,  김성일 ,  김춘근

IPC: H01L21/8239

Abstract: 본 발명은 상변화 물질의 접촉면적을 최대한 줄임으로써 저전력 및 고집적 특성을 갖는 상변화 물질을 이용한 상변화 메모리 및 그 제조방법에 관한 것이다. 이를 위해, 본 발명은 절연막/하부전극/기판에 상변화 물질을 증착하고 건식 식각을 통해 수직으로 에칭하여 절연막/하부전극의 벽면을 따라 상변화 물질의 스페이서가 형성되도록 하여 하부전극의 두께로 상변화 물질의 접촉면적이 결정될 수 있도록 한다. 또한, 트렌치 구조의 내부에 하부전극을 형성하고 상변화 물질을 증착한 후 건식 식각을 통해 수직으로 에칭하여 절연막의 벽면을 따라 상변화 물질의 스페이서가 형성되도록 하여 상변화 물질의 두께로 상변화 물질의 접촉면적이 결정될 수 있도록 한다.

公开(公告)号：KR1020050019295A

公开(公告)日：2005-03-03

申请号：KR1020030056953

申请日：2003-08-18

Applicant: 한국과학기술연구원

Inventor： 김성일 ,  김용태 ,  김영환 ,  김춘근

IPC: H01L21/20

Abstract: PURPOSE: A method for growing quantum wires with various sizes on one substrate is provided by growing a triangular epitaxial layer with various sizes through a selective epitaxial growing method. CONSTITUTION: An oxide layer is deposited on a substrate. The oxide layer is etched so as to have a various sized area without an oxide layer. A triangular structure of the various sized area without the oxide layer is grown by a selective epitaxial growing method. The growing characteristic and surface characteristic in an epitaxial layer of the triangular structure is improved by controlling the rate of epitaxial growth. The rate of epitaxial growth is 0.52μm/hour in case of AlGaAs, and 0.7μm/hour in case of GaAs or InGaAs.

Abstract translation: 目的：通过选择性外延生长方法生长具有各种尺寸的三角形外延层，在一个衬底上生长具有各种尺寸的量子线的方法。 构成：在衬底上沉积氧化物层。 氧化层被蚀刻以具有不具有氧化物层的各种尺寸的区域。 通过选择性外延生长方法生长不含氧化物层的各种尺寸区域的三角形结构。 通过控制外延生长速率来改善三角形结构的外延层中的生长特性和表面特性。 在AlGaAs的情况下，外延生长率为0.52μm/小时，在GaAs或InGaAs的情况下为0.7μm/小时。

公开(公告)号：KR1020040103026A

公开(公告)日：2004-12-08

申请号：KR1020030034908

申请日：2003-05-30

Applicant: 한국과학기술연구원

Inventor： 김용태 ,  김성일 ,  김춘근 ,  심선일

IPC: H01L21/768

Abstract: PURPOSE: A connecting method of a ferroelectric memory cell and a ferroelectric memory thereby are provided to perform a reading process and a writing process on a selected cell alone without interference between cells by connecting upper electrodes and sources of FETs(Field Effect Transistors) in columns and lower electrodes and drains of the FETs in rows using bit lines and word lines. CONSTITUTION: A ferroelectric memory cell array includes a plurality of ferroelectric memory cells. Each cell(1) includes a FET. The FET includes an upper electrode(2) and a lower electrode(3) of a gate with a metal-ferroelectric-metal-insulator-silicon structure, a source(4) and a drain(5). The upper electrode is connected to a write bit line(6) in column. The lower electrode is connected to a write word line(7) in row. The source is connected to a read bit line(9) in column. The drain is connected to a read word line(8) in row.

Abstract translation: 目的：提供强电介质存储单元和铁电存储器的连接方法，以通过将上电极和FET源（场效应晶体管）连接在列中来对单元进行读取处理和写入处理，而不会干扰单元之间的干扰 以及使用位线和字线的行中的FET的下电极和漏极。 构成：铁电存储单元阵列包括多个铁电存储单元。 每个单元（1）包括FET。 FET包括具有金属 - 铁电 - 金属 - 绝缘体 - 硅结构的栅极的上电极（2）和下电极（3），源极（4）和漏极（5）。 上电极连接到列中的写位线（6）。 下电极连接到行的写字线（7）。 源连接到列中的读取位线（9）。 漏极连接到行中的读取字线（8）。

公开(公告)号：KR1020040098116A

公开(公告)日：2004-11-20

申请号：KR1020030030267

申请日：2003-05-13

Applicant: 한국과학기술연구원

Inventor： 김용태 ,  김성일 ,  김영환 ,  김춘근

IPC: H01L27/105

Abstract: PURPOSE: A method of manufacturing a ferroelectric gate is provided to improve characteristics of the gate by using oxygen plasma RTA(Rapid Thermal Annealing). CONSTITUTION: Oxygen plasma RTA is performed for a ferroelectric thin film under a predetermined pressure. The ferroelectric thin film is used as a gate oxide layer. The temperature of RTA is in the range of 600 to 700 °C. The RTA period is in the range of 5 to 10 minutes. The power of 30 to 50 Watt is applied in order to generate oxygen plasma. The predetermined pressure of the RTA is 10¬-1 to 10¬-2 Torr. Oxygen concentration of the ferroelectric thin film is increased due to the oxygen plasma RTA.

Abstract translation: 目的：提供一种制造铁电栅极的方法，以通过使用氧等离子体RTA（快速热退火）来改善栅极的特性。 构成：在预定压力下对铁电薄膜进行氧等离子体RTA。 铁电薄膜用作栅氧化层。 RTA的温度在600-700℃的范围内。 RTA周期在5到10分钟的范围内。 施加30至50瓦的功率以产生氧等离子体。 RTA的预定压力为10 -1 -1 -10 -2 Torr。 由于氧等离子体RTA，铁电薄膜的氧浓度增加。

公开(公告)号：KR100447790B1

公开(公告)日：2004-09-08

申请号：KR1020010076301

申请日：2001-12-04

Applicant: 한국과학기술연구원

Inventor： 김용태 ,  김성일 ,  김춘근

IPC: G11C11/22

Abstract: PURPOSE: A write signal error protection circuit of a non destructive readout ferroelectric random access memory and a method for preventing the same are provided to effectively remove the write errors caused by a bitline charged by the write operation before the write operation by using the change of the address signal. CONSTITUTION: A write signal error protection circuit of a non destructive readout ferroelectric random access memory(NDRO-FRAM) includes a switch(30) for outputting a plurality of voltages by receiving an address signal, wherein each of the voltages has a different value each other, and a discharging nMOSFET(31) for discharging the electrical charges in the write bit line in response to the voltage.

Abstract translation: 目的：提供一种非破坏性读出铁电随机存取存储器的写入信号错误保护电路及其防止方法，以在写入操作之前通过使用改变的写入操作来有效地消除由写入操作充电的位线所引起的写入错误 地址信号。 一种非破坏性读出铁电随机存取存储器（NDRO-FRAM）的写入信号错误保护电路包括一个开关（30），用于通过接收一个地址信号输出多个电压，其中每个电压具有不同的值 其他的放电nMOSFET（31），响应于该电压，使写入位线中的电荷放电。

公开(公告)号：KR100219837B1

公开(公告)日：1999-10-01

申请号：KR1019970005290

申请日：1997-02-21

Applicant: 한국과학기술연구원

Inventor： 김성일 ,  박영균 ,  김용 ,  김은규 ,  김춘근 ,  민석기

IPC: H01L21/00

Abstract: 본 발명은 선택성장법에 의한 고밀도 양자점 어레이 형성방법에 관한 것으로, 종래에는 갈륨비소기판에 전자선 또는 엑스선을 주사하여 V자형의 홈을 형성함으로써 그 갈륨비소기판에 손상을 주며, 그 V자형 홈의 가장 깊은 부분에 형성한 양자점을 사용하는 광전소자의 출력이 약해 사용효율이 감소하는 문제점이 있었다. 이와 같은 문제점을 감안한 본 발명은 습식식각으로 V자형 홈을 형성하고, 2차원적인 반복구조를 갖는 양자점을 유기금속 화학증착법을 사용하여 용이하게 형성함으로써, 그 양자점을 사용하는 광전소자의 출력을 증대시켜 광전소자의 광변환효율을 증대시키는 효과가 있다.

公开(公告)号：KR1019990038229A

公开(公告)日：1999-06-05

申请号：KR1019970057883

申请日：1997-11-04

Applicant: 한국과학기술연구원

Inventor： 김용태 ,  이호녕 ,  김춘근

IPC: H01L29/78 ,  H01L27/115

Abstract: 반도체표면에 CeO
2 /SrBi
2 Ta
2 O
9 이중막을 형성시키고 이중막의 강유전체인 SrBi
2 Ta
2 O
9 막상에 백금전극을 부착하며, 상기 CeO
2 /SrBi
2 Ta
2 O
9 /Pt의 삼중층 주위에 산화방지막을 도포하여 형성되는 게이트를, 전계효과트랜지스터의 게이트로 이용하므로서 커패시터가 필요없는 강유전체게이트를 가지는 전계효과트랜지스터(FET)기억소자를 제공한다.