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公开(公告)号：KR100243650B1
公开(公告)日：2000-02-01
申请号：KR1019960069819
申请日：1996-12-21
Applicant: 한국전자통신연구원
IPC: H01L21/302
Abstract: 본 발명은 HEMT 등 고속 소자에 사용되는 T형 게이트 형성에 관한 것으로, 기판 상에 더미 레지스트를 도포하는 단계; 상기 더미 레지스트를 현상하여, T-형 게이트가 형성될 영역에 고립된 더미 레지스트 패턴을 형성하는 단계; 상기 고립된 더미 레지스트 패턴 및 상기 기판 상에 실리콘 산화막을 증착하는 단계; 상기 실리콘 산화막의 상부에 형상 반전 레지스트를 도포하는 단계; 및 현상 공정에 의해 상기 형상 반전 레지스트의 자체 현상 및 상기 실리콘 산화막의 에치백 및 상기 고립된 더미 레지스트 패턴을 현상하는 단계를 포함하는 것을 특징으로 한다.
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公开(公告)号：KR100216592B1
公开(公告)日：1999-08-16
申请号：KR1019960069818
申请日：1996-12-21
Applicant: 한국전자통신연구원
IPC: H01L21/335
Abstract: 1. 청구범위에 기재된 발명이 속한 기술분야
다중게이트의 제조방법
2. 발명이 해결하고자 하는 기술적 과제
좁은 간격의 다중 게이트 전극을 가지는 소자를 제어성 좋게 제조할 수 있도록 하기 위함.
3. 발명의 해결 방법의 요지
리소그라피 공정의 도입과 추가의 공정을 이용하여 다중게이트의 공정을 간단하게 행할 수 있다.
4. 발명의 중요한 용도
반도체 소자 제조-
公开(公告)号：KR1019990051068A
公开(公告)日：1999-07-05
申请号：KR1019970070307
申请日：1997-12-19
Applicant: 한국전자통신연구원
IPC: H01L21/306
Abstract: 본 발명은 균일하고 제어성이 좋은 뒷면 via- hole 을 제조하는 제조 방법을 제공하기 위한 것이다. 본 발명은, 소자 및 회로 기판(1)에는 활성층(2)와 전면 금속층(3)으로 주로 구성되어 있고, 표면에 보호막을 입혀, 고온 왁스(4)로 투명 지지 기판(5)에 접착 하고 , 비아-홀 영역(10a)과 창 영역(10b)이 있는 마스크(10)를 사용하여, 감광막(8)의 표면에 패턴을 형성하고, Ni금속을 증착한 후 리프트 오프 공정으로 Ni 보조 마스크(9)를 형성하고, 모니터용 창(11)을 만든다. 그 위에 다시 감광막을 입히고, 비아-홀 용 마스크(10)을 사용하여 비아홀 식각용 패턴(12)과, 식각 모니터용 창(11a)을 형성 하고, 비아홀용 감광막 마스크(12)와 Ni금속 마스크(9)를 사용하여 식각함으로써, 식각된 비아-홀부분(13)과 식각된 비아-홀 창(14), (14a), (14b)을 형성한다. 그리고, 식각 마스크인 감광막 및 Ni 금속 마스크를 제거하고, 베이스 금속(15)를 증착하여 전기 도금 방법으로 금(15), (15a)를 도금하며, 이후, 투명 지지대(5)를 탈착하고 세척을 하여 완료한다. 따라서, 본 발명에 의하면, 창을 사용하여 비아-홀의 식각 완료점을 정확하게 찾아내고 2회의 리소그라피 공정을 사용하여 뒷면 비아-홀의 마스크를 안정함으로서, 웨이퍼 내에서 균일하고 재현성 있는 뒷면 비아-홀을 얻을 수 있게 된다.
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公开(公告)号：KR100194618B1
公开(公告)日：1999-06-15
申请号：KR1019950052660
申请日：1995-12-20
Applicant: 한국전자통신연구원
IPC: H01L29/78
Abstract: 본 발명은 모스 트랜지스터의 제조방법에 관한 것으로서, 제1도전형의 반도체 기판 상에 게이트 산화막과 감광막을 형성하는 공정과, 상기 감광막을 폭이 서로 다른 패턴을 갖는 마스크를 이용하여 소정 부분이 중첩되도록 이동시키면서 2번 노광시키고 현상하여 상기 마스크들이 2번 중첩된 부분의 게이트 산화막이 노출되게 모두 제거되고 마스크들이 1번만 대응된 부분이 소정 두께가 남게되며 상기 소정 두께가 남는 부분의 일측이 타측 보다 폭이 큰 비대칭 T형의 개구를 형성하는 공정과, 상기 개구에 의해 노출된 부분의 게이트 산화막을 제거하여 반도체 기판을 노출시키고 상기 개구 내에 반도체 기판과 접촉되며 머리 부분의 일측이 타측보다 폭이 큰 비대칭 T형의 게이트 전극을 형성하고 상기 감광막을 제거하는 공정과, 상기 게이트 전극을 마 스크로 사용하여 상기 반도체 기판에 제2도전형의 불순물을 머리 부분이 큰 일측에서 소정 각도로 제1이온 주입하고 열처리하여 상기 게이트 전극의 다리 부분과 타측에 형성된 것은 이격되며 일측에 형성되는 것은 소정 부분 중첩되는 저농도영역을 형성하는 공정과, 상기 게이트 전극을 마스크로 사용하여 상기 반도체 기판에 제2도전형의 불순물을 고농도로 수직으로 제2이온 주입하고 열처리하여 게이트 전극의 타측에서 상기 저농도영역을 포함하고 일측에서 상기 게이트 전극과 사이에 저농도영역이 잔류되도록 고농도의 소오스 및 드레인영역을 형성하는 공정을 구비한다.
따라서, 게이트 머리 부분의 단면적이 넓어 낮은 게이트 저항 값을 가지므로 소자의 고속 동작이 가능하며, 소오스영역에 저농도영역이 없으므로 소오스영역에서 전압의 강하가 감소되어 소자의 성능이 향상되고 채널의 길이가 줄어드는 효과가 없어지므로 소자의 신뢰성이 향상되고, 또한, 별도의 측벽을 형성하지 않고 게이트 전극을 이용하여 저농도영역을 형성하므로 공정이 간단해진다.-
公开(公告)号：KR1019990039433A
公开(公告)日：1999-06-05
申请号：KR1019970059538
申请日：1997-11-12
Applicant: 한국전자통신연구원
IPC: H04B7/14
Abstract: 본 발명은 옥내외 무선 중계장치에 관한 것으로서, 위성 방송, LMDS, 무선 CATV와 같은 무선 전파 신호를 옥외에서 받아 증폭하여 옥내의 무선 단말기에 무선 형태로 중계하거나, 반대 방향으로 옥내의 무선 단말기에서 송출되는 무선 신호를 옥외로 무선 중계하는 옥내외 무선 중계 장치를 구성함으로써, 유선으로 연결되는 복잡한 배선을 배제할 수 있으며, 단말기의 재배치에 따른 부가 공사가 불필요하게 되며, 궁극적으로는 단말기에 이동성을 부여할 수 있는 효과를 가진다.
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Patent Agency Ranking
公开(公告)号：KR100170498B1
公开(公告)日：1999-03-30
申请号：KR1019950042596
申请日：1995-11-21
Applicant: 한국전자통신연구원
IPC: H01L21/28
CPC classification number: H01L21/28587 , H01L21/28581 , Y10S148/10
Abstract: 본 발명은 T형 게이트 전극의 형성방법에 관한 것으로서, 반도체 기판 상의 소정 부분에 미세 게이트 금속을 형성하고, 반도체 기판 및 미세 게이트 금속 상에 절연막과 평탄화막을 형성한 후 절연막이 노출되도록 평탄화막을 에치백하고, 절연막의 노출된 부분을 등방성으로 식각하여 평탄화막의 역경사를 이루는 측면을 노출시키고 저저항금속을 방향성을 갖도록 증착한다. 따라서, 광학적 리소그라피 공정으로 쉽게 T-형상의 게이트를 형성할 수 있으므로 생산성을 향상시킬 수 있으며, 미세 게이트 패턴 상에 중첩되는 저저항금속을 자기 정렬되게 형성할 수 있다.
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公开(公告)号：KR1019980050971A
公开(公告)日：1998-09-15
申请号：KR1019960069819
申请日：1996-12-21
Applicant: 한국전자통신연구원
IPC: H01L21/302
Abstract: 본 발명은 HEMT 등 고속 소자에 사용되는 T형 게이트 형성에 관한 것으로, 기판 상에 더미 레지스트를 도포하는 단계 상기 더미 레지스트를 현상하여, T-형 게이트가 형성될 영역에 고립된 더미 레지스트 패턴을 형성하는 단계 상기 고립된 더미 레지스트 패턴 및 상기 기판 상에 실리콘 산화막을 증착하는 단계 상기 실리콘 산화막의 상부에 형상 반전 레지스트를 도포하는 단계 및 현상 공정에 의해 상기 형상 반전 레지스트의 자체 현상 및 상기 실리콘 산화막의 에치백 및 상기 고립된 더미 레지스트 패턴을 현상하는 단계를 포함하는 것을 특정으로 한다.
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公开(公告)号：KR1019980044528A
公开(公告)日：1998-09-05
申请号：KR1019960062621
申请日：1996-12-06
Applicant: 한국전자통신연구원
IPC: H01L29/778
Abstract: 본 발명은 동일한 반도체 기판상에 광소자와 전자소자 등의 서로 다른 두 종류 이상의 반도체 소자를 구현시킬 때 발생하는 두 소자 사이의 큰 단차와 전자소자의 분리 특성 열화를 개선하는 방법에 관한 것으로서, 반도체 기판상에 전계효과형 소자(HEMT)용 에피택셜층을 성장하고, 건식 식각 방법으로 재성장 영역을 정의한 다음, 식각된 HEMT용 에피택셜층의 측벽과 표면에 이중 절연막 마스크를 형성하는 선택적 MOCVD 재성장 방법을 이용하여 동일한 기판상에 광소자용 에피택셜층을 성장하여 기판을 평탄화시킨 후 서로 다른 두 종류 이상의 반도체 소자를 동일한 기판에 제작하는 공정으로 구성되어 있다. 따라서 HEMT용 에피택셜층의 표면과 식각된 에피택셜층의 측벽에 형성된 절연막 마스크를 채택함으로써 선택적 MOCVD 방법으로 에피택셜층을 재성장할 때 상호불순물 오염을 방지하여 재성장된 에피택셜층의 결정성을 개선시킬 수 있으며, 또한 식각된 에피택셜층의 측면에 형성된 절연막 스페이서에 의해 소자 분리가 이루어지기 때문에 기존의 메사 분리 방법에 비해 분리 영역이 감소하여 반도체 소자의 집적도를 높일 수 있고, 두 소자간의 상호접속 거리가 단축되어 소자의 전기적 특성을 개선시킬 수 있다.
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公开(公告)号：KR100135039B1
公开(公告)日：1998-04-20
申请号：KR1019940019491
申请日：1994-08-08
Applicant: 한국전자통신연구원
IPC: H01L21/027
Abstract: T자형 게이트를 갖는 전계효과트랜지스터(field effect transistor)의 게이트 전극을 형성하기 위한 본 발명의 포토마스크는 투명한 석영층과, 이 투명한 석영층의 한 표면 위에 형성되어서 T-게이트의 다리 부위의 패턴닝을 위한 주 패턴과, 주 패턴 주위에 배치되어서 T-게이트의 머리 부위의 선폭 변화를 조절하기 위한 한개 이상의 보조 패턴을 포함하는, 주 패턴과 보조 패턴은 불투명막으로 형성되는, 하부의 마스크층(1)과; 하부의 마스크층(1)의 다른 한 표면 위에 형성되고, 투명한 막으로 규칙적으로 형성되는 복수의 위상 격자(phase grating) 패턴들을 갖는 상부의 마스크층(2)으로 구성된다.
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公开(公告)号：KR1019970077186A
公开(公告)日：1997-12-12
申请号：KR1019960014321
申请日：1996-05-02
Applicant: 한국전자통신연구원
IPC: H01L21/28
Abstract: 본 발명은 반도체 소자의 다층 금속배선 구조 및 그 제조방법에 관한 것으로, 종래의 제조방법이 1차 배선, 비아 홀, 2차 배선의 순서로 진행하는 반면, 본 발명은 비아 홀 대신에 비아기등을 이용하여, 1차 배선과 비아기등을 하나의 금속도전층으로 금속막의 식각시감광제와의 선택비 차이를 이용하여 한꺼번에 형성하며, 이어서 PECVD 산화막과 SOG 박막을 이용하여 1차 금속배선의 갭-채움과 평탄화를 수행하고 CMP 혹은 에치백등의 기술을 이용하여 비아기등의 최상단면이 노출되고 완전히 평탄화가 이루어진 상태에서 2차 금속배선을 완성하는 것으로, 2차 금속배선 이전까지의 단계를 반복수행함으로써, 다층 금속배선을 쉽게 가능하도록 한다.
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