公开(公告)号：KR1020090059504A

公开(公告)日：2009-06-11

申请号：KR1020070126386

申请日：2007-12-06

Applicant: 삼성전자주식회사

Inventor： 박진우 ,  황태주 ,  김남석

IPC: H01L21/60

CPC classification number: H01L24/11 ,  H01L24/13 ,  H01L2224/05001 ,  H01L2224/05022 ,  H01L2224/05027 ,  H01L2224/05124 ,  H01L2224/05166 ,  H01L2224/05572 ,  H01L2224/10126 ,  H01L2224/1308 ,  H01L2224/13099 ,  H01L2224/13565 ,  H01L2224/16 ,  H01L2924/01005 ,  H01L2924/01006 ,  H01L2924/01011 ,  H01L2924/01012 ,  H01L2924/01013 ,  H01L2924/01022 ,  H01L2924/01029 ,  H01L2924/0103 ,  H01L2924/01033 ,  H01L2924/01047 ,  H01L2924/01078 ,  H01L2924/01079 ,  H01L2924/01082 ,  H01L2924/014 ,  H01L2924/00014

Abstract: A semiconductor device and a manufacturing method thereof are provide to fill underfill resin and to obtain resistance against an external impact by forming a material film with a high wetting angle with a solder in a side of a bump. A mask pattern having an opening is formed in an electrode pad(25) formed in a semiconductor substrate(20). A bump(80) is formed by filling the opening defined by the mask pattern with a first conductive material. A thin film made of a second material is formed in a side wall of the bump. A connection member made of a third conductive material is formed between the upper part of the bump and the wiring substrate to connect the bump and the wiring substrate(130) electrically. The underfill resin filled between the wiring substrate and the semiconductor substrate is formed. A wetting angle between the second material and the third material is larger than the wetting angle between the first material and the third material.

Abstract translation: 提供一种半导体器件及其制造方法，用于填充底部填充树脂并通过与凸块侧面的焊料形成具有高润湿角的材料膜来获得抵抗外部冲击的抵抗性。 具有开口的掩模图案形成在形成于半导体衬底（20）中的电极焊盘（25）中。 通过用第一导电材料填充由掩模图案限定的开口来形成凸块（80）。 在凸块的侧壁上形成由第二材料制成的薄膜。 在凸块的上部和布线基板之间形成由第三导电材料制成的连接构件，以电连接凸起和布线基板（130）。 形成填充在布线基板和半导体基板之间的底部填充树脂。 第二材料和第三材料之间的润湿角度大于第一材料和第三材料之间的润湿角。

公开(公告)号：KR1020080069485A

公开(公告)日：2008-07-28

申请号：KR1020070007253

申请日：2007-01-23

Applicant: 삼성전자주식회사

Inventor： 정현수 ,  장동현 ,  정태경 ,  김남석 ,  유승관

IPC: H01L23/12

CPC classification number: H01L24/19 ,  H01L23/13 ,  H01L24/24 ,  H01L24/82 ,  H01L2221/68377 ,  H01L2224/04105 ,  H01L2224/05001 ,  H01L2224/05008 ,  H01L2224/05026 ,  H01L2224/05124 ,  H01L2224/05147 ,  H01L2224/05166 ,  H01L2224/05548 ,  H01L2224/05569 ,  H01L2224/13144 ,  H01L2224/13147 ,  H01L2224/18 ,  H01L2924/00014 ,  H01L2924/01005 ,  H01L2924/01006 ,  H01L2924/01013 ,  H01L2924/01028 ,  H01L2924/01029 ,  H01L2924/01033 ,  H01L2924/01047 ,  H01L2924/01075 ,  H01L2924/01078 ,  H01L2924/01079 ,  H01L2924/01082 ,  H01L2924/014 ,  H01L2924/15156 ,  H01L2924/15311 ,  H01L2924/18162 ,  H01L2924/18165 ,  H01L2924/30105 ,  H01L2924/3512 ,  H01L2224/05599

Abstract: A stack package and a stack packaging method are provided to insert a semiconductor chip in interposers and arrange the semiconductor chip and the interposers vertically for improving wiring length and wiring density. A stack package(200) comprises a semiconductor chip and interposers(100) for inserting the semiconductor chip. The semiconductor chip and the interposers are arranged vertically. The semiconductor chip includes a bonding pad(130) and a protective layer(120). The bonding pad is connected with a wire or a re-wiring pattern(150). The protective layer protects a surface of the protective chip. The bonding pad is an aluminum layer, and the protective layer is a silicon nitride layer. The interposers includes cavities and connection terminal grooves(170). Some of the connection terminal grooves are filled with a metal material to form a connection terminal(160). A solder part(180) is a solder ball or a metal bump such as copper, gold, or nickel. A module substrate(190) includes a photo solder resist layer(195) and a substrate pad(197).

Abstract translation: 提供堆叠封装和堆叠封装方法以将半导体芯片插入到插入件中，并且垂直布置半导体芯片和内插器以改善布线长度和布线密度。 堆叠封装（200）包括用于插入半导体芯片的半导体芯片和插入件（100）。 半导体芯片和内插器垂直布置。 半导体芯片包括焊盘（130）和保护层（120）。 接合焊盘与导线或再布线图案（150）连接。 保护层保护保护芯片的表面。 焊盘是铝层，保护层是氮化硅层。 插入件包括空腔和连接端子槽（170）。 一些连接端子槽被金属材料填充以形成连接端子（160）。 焊料部分（180）是焊料球或诸如铜，金或镍的金属凸块。 模块衬底（190）包括光阻抗层（195）和衬底焊盘（197）。

公开(公告)号：KR100679258B1

公开(公告)日：2007-02-05

申请号：KR1020050034348

申请日：2005-04-26

Applicant: 삼성전자주식회사

Inventor： 김남석 ,  조욱래

IPC: H03L7/00 ,  G11C11/407

CPC classification number: H03L7/0814 ,  H03L7/07

Abstract: 본 발명은 지연고정루프회로 및 그에 따른 전송코어클럭신호 발생방법에 관한 것으로, 본 발명에 따른 인가되는 외부클럭신호를 수신하여 전송코어클럭 신호를 발생하는 지연고정루프 회로는, 체인형태로 구성되는 복수개의 딜레이 유닛들을 통하여 상기 외부클럭신호를 딜레이시켜 서로 다른 위상을 가지는 복수개의 레퍼런스 클럭신호들을 출력하는 지연회로부와; 상기 복수개의 레퍼런스 클럭 신호들 중 두개의 레퍼런스 신호들을 각각 독립적으로 선택하여 제어함에 의하여 상기 레퍼런스 클럭신호들의 개수의 1/2배에 해당하는 개수만큼의 전송코어클럭신호들을 서로 독립적으로 발생시킴에 있어, 상기 전송코어클럭신호들은 서로 다른 위상을 가지며 상기 외부클럭신호의 주기와 동일한 주기를 가지도록 하는 전송코어클럭신호발생부를 구비한다. 본 발명에 따르면 정확한 위상차를 가지는 전송코어 클럭신호들을 가각 독립적으로 발생시킬 수 있게 된다.
지연고정루프, 위상, 딜레이, 코어클럭신호, 레퍼런스 클럭신호

公开(公告)号：KR1020060117396A

公开(公告)日：2006-11-17

申请号：KR1020050038785

申请日：2005-05-10

Applicant: 삼성전자주식회사

Inventor： 김남석 ,  조욱래

IPC: H03L7/08

CPC classification number: H03K5/13 ,  H03K2005/00052 ,  H03L7/07 ,  H03L7/0814

Abstract: A phase interpolation circuit and a method for generating a phase interpolation signal according thereto are provided to remove capacitive coupling effect according to an input signal by inserting a current source between an input and an output. A phase interpolation circuit(500) receives at least two input signals having different phases and then outputs a phase interpolation signal having a specific phase among the input signals. In the phase interpolation circuit, an interpolation part(100) discharges an output node by a first interpolation control signal when a first input signal is inputted, and discharges the output node additionally by a second interpolation control signal when a second input signal is inputted, in the state that the output node is precharged to a power supply voltage level. A comparison part(200) compares a voltage level of the output node of the interpolation part with a reference voltage level and then outputs a corresponding comparison signal. A short pulse generation part(300) generates a short pulse in response to an output signal of the comparison part.

Abstract translation: 提供相位插值电路和根据其生成相位插值信号的方法，以通过在输入和输出之间插入电流源来根据输入信号去除电容耦合效应。 相位插值电路（500）接收至少两个具有不同相位的输入信号，然后在输入信号中输出具有特定相位的相位插值信号。 在相位插值电路中，当输入第一输入信号时，内插部分（100）通过第一内插控制信号对输出节点进行放电，并且当输入第二输入信号时另外通过第二内插控制信号对输出节点进行放电， 在输出节点被预充电到电源电压电平的状态下。 比较部分（200）将内插部分的输出节点的电压电平与参考电压电平进行比较，然后输出相应的比较信号。 短脉冲产生部分（300）响应于比较部分的输出信号产生短脉冲。

公开(公告)号：KR100579002B1

公开(公告)日：2006-08-23

申请号：KR1019980056260

申请日：1998-12-18

Applicant: 삼성전자주식회사

Inventor： 장동현 ,  김남석 ,  강사윤 ,  송영희

IPC: H01L23/28

Abstract: 본 발명은 웨이퍼 상태에서 멀티 칩 스케일 패키지(MCSP)를 제조하는 방법에 관한 것으로, 더욱 구체적으로는 종래의 모듈기판(Module PCB)과 같은 부가적인 부재를 필요로 하지 않으면서 웨이퍼 상태에서 서로 이웃한 다수의 반도체 칩을 연결함으로써 고밀도의 신뢰성 있는 멀티 칩 스케일 패키지를 제조하는 방법에 관한 것이며, 이를 위하여 각 반도체 칩들이 형성된 웨이퍼가 제공되는 단계와, 웨이퍼 상태에서 서로 이웃한 다수의 반도체 칩들의 본딩패드들에 대응하는 금속배선이 형성되는 단계와, 금속배선 및 반도체 칩들 위로 절연층이 형성되고 금속배선의 일부 위로 창이 형성되어 볼 패드가 노출되는 단계 및 노출된 볼 패드 위로 솔더 볼이 형성되는 단계를 포함하는 멀티 칩 스케일 패키지 제조방법을 개시하고, 이러한 방법을 통하여 기존에 양 산중인 저용량의 반도체 칩들을 연결하여 고용량의 멀티 칩 스케일 패키지를 제조할 수 있으며, 폴리이미드(Polyimide) 또는 벤조 사이클로 부텐(Benzo Cyclo Butene) 등과 같은 절연층을 이용함으로써 기존의 규격을 만족하면서도 반도체 칩의 손상을 방지하고 전송신호의 지연을 방지할 수 있고, 솔더 볼의 수명을 연장시킴으로써 반도체 소자의 장기적인 신뢰성을 향상하고 제조수율을 증가시킴으로써 가격 경쟁력을 높일 수 있다.

公开(公告)号：KR100553562B1

公开(公告)日：2006-02-22

申请号：KR1020030065946

申请日：2003-09-23

Applicant: 삼성전자주식회사

Inventor： 정세영 ,  오세용 ,  김남석 ,  유주현 ,  김순범

IPC: H01L21/60

CPC classification number: H01L2224/13099 ,  H01L2224/16 ,  H01L2924/01029 ,  H01L2924/01046 ,  H01L2924/01047 ,  H01L2924/01078 ,  H01L2924/01079 ,  H01L2924/01082 ,  H01L2924/014 ,  H01L2924/14 ,  H01L2924/00012

Abstract: 본 발명은 플립 칩 접속 등에 있어서, 반도체 패키지와 기판을 전기적으로 연결시켜 주는 솔더 범프의 구조 및 그 제조 방법에 관한 것이다.
반도체 패키지와 기판의 열 팽창율이 다르기 때문에 발생하는 전단력이 솔더 범프에 가해질 경우, 크랙이 발생하거나 솔더 범프가 패드로부터 떨어지는 문제점이 발생할 수 있다. 본원 발명에서는 반도체 칩측에 제1 금속 돌기부를 형성하고, 기판측에는 제2 금속 돌기부를 형성함으로써, 솔더 범프의 접합력을 증대 시키고, 크랙의 발생 및 전파를 최소화 할 수 있는 구성이 제시되고 있다. 특히, 제2 금속 돌기부가 제1 금속 돌기부에 삽입될 수 있는 형상으로 제조됨으로써, 솔더 범프의 신뢰성을 더욱 크게 향상시킬 수 있는 구성 및 그 제조 방법이 제시되고 있다.
솔더 범프, 금속 돌기부, UBM (Under Bump Metal), 전극 패드, 기판 패드, 비활성화층(passivation layer), 절연층, 크랙

Abstract translation: 提供了一种焊料凸块结构及其制造方法，以通过在衬底焊盘以及半导体芯片的电极焊盘处形成金属突起部来防止焊料凸块的破坏。 在半导体芯片（101）上形成电极焊盘（102）。 一个或多个第一金属突出部分形成在电极焊盘的上表面上。 在其上安装半导体芯片的基板上形成衬底焊盘（108）。 一个或多个第二金属突出部分形成在基板焊盘上。 在电极焊盘和衬底焊盘之间形成焊料凸块。 第一金属突起部分对称地布置在电极焊盘的平面上。 第二金属突起部分对称地布置在基板焊盘的平面上。 第一和第二投影部分完全埋入焊料凸块中。

公开(公告)号：KR1020060003602A

公开(公告)日：2006-01-11

申请号：KR1020040052555

申请日：2004-07-07

Applicant: 삼성전자주식회사

Inventor： 최명한 ,  김남석 ,  박철성

IPC: H03K19/0175

CPC classification number: H04L25/0278 ,  H03K19/0005

Abstract: 본 발명은 내부노이즈의 발생을 방지 또는 최소화 하고 오랜시간 동안 지속되는 외부 노이즈에 대한 영향을 방지 또는 최소화하기 위한 프로그래머블 임피던스 컨트롤 장치 및 그의 동작방법에 관한 것으로, 본 발명에 따른 외부 설정저항에 연결된 패드의 패드 전압과 기준전압을 비교하여 임피던스 제어신호을 출력하고, 상기 임피던스 제어신호에 상응하는 임피던스 코드로 디지털 코딩하는 프로그래머블 임피던스 컨트롤 장치는, 인가되는 클럭신호에 응답하여 초기화 모드에서는 제1클럭신호를 출력하고,동작모드에서는 제2클럭신호를 출력하는 클럭 컨트롤부와; 초기화 모드에서는 상기 제1클럭신호에 응답하여 코드 데이터를 한주기에 한 코드식 순차적으로 업데이트 하여 업데이트 코드 데이터를 출력하고, 동작모드에서는 상기 제2클럭신호에 응답하여 상기 초기화 모드에서 업데이트 된 업데이트 코드 데이터를 출력하는 카운터부를 구비함을 특징으로 한다.
임피던스 코드, 업데이트, 클럭신호, 카운터, 임피던스 로킹

公开(公告)号：KR100532507B1

公开(公告)日：2005-11-30

申请号：KR1020040014953

申请日：2004-03-05

Applicant: 삼성전자주식회사

Inventor： 김남석 ,  윤용진 ,  조욱래

IPC: G11C7/10

CPC classification number: H03K3/356139

Abstract: 안정된 출력 스윙 폭과 안정된 지연 시간을 가지는 증폭 회로가 개시된다. 본 발명의 실시예에 따른 증폭 회로는 제 1 바이어스부, 제 2 바이어스부, 비교부 및 증폭부를 구비한다. 제 1 바이어스부는 소정의 전압 레벨을 유지하는 내부 기준 신호에 응답하여 제 1 전류의 전류 량을 일정하게 유지시킨다. 제 2 바이어스부는 외부 기준 신호를 수신하고 제어 전압에 응답하여 제 2 전류의 전류 량이 상기 제 1 전류의 전류량과 동일하도록 제어한다. 비교부는 제 1 노드의 전압 레벨과 제 2 노드의 전압 레벨을 비교하고 비교 결과에 따라 상기 제어 전압의 전압 레벨을 제어한다. 증폭부는 외부 입력 신호와 상기 외부 기준 신호의 전압 레벨을 비교하고 그 차이를 증폭하여 출력하며 상기 제어 전압에 응답하여 상기 외부 기준 신호의 레벨이 변화되더라도 제 3 전류의 전류 량이 상기 제 1 전류의 전류 량과 동일하도록 제어한다. 본 발명에 따른 증폭 회로 및 데이터 수신 회로는 외부 입력 신호 또는 외부 기준 신호의 전압 레벨의 변화에 무관하게 일정한 출력 스윙 폭과 일정한 지연 시간을 유지할 수 있는 장점이 있다.

公开(公告)号：KR100528473B1

公开(公告)日：2005-11-15

申请号：KR1020030015763

申请日：2003-03-13

Applicant: 삼성전자주식회사

Inventor： 김남석 ,  조욱래 ,  윤용진

IPC: G11C11/407

CPC classification number: H03K5/135

Abstract: 여기에는 외부 클록 신호에 동기된 내부 클록 신호를 발생하는 클록 발생 회로가 개시되어 있다. 클록 버퍼 회로는 외부 클록 신호에 응답하여 기준 클록 신호를 발생하고, 지연 모니터는 기준 클록 신호를 지연시킨다. 정방향 지연 어레이는 지연 모니터 회로의 출력 클록 신호를 정방향으로 순차적으로 지연시켜 지연 클록 신호들을 발생한다. 미러 제어 회로는 지연 클록 신호들과 기준 클록 신호를 입력받고, 기준 클록 신호와 동기되는 지연 클록 신호들 중 하나를 검출한다. 역방향 지연 어레이는 미러 제어 회로에 의해서 검출된 지연 클록 신호를 역방향으로 지연시켜 동기 클록 신호를 출력한다. 지연 회로는 상기 정방향 지연 어레이를 경유하여 출력되는 비동기 클록 신호를 지연시킨다. 클록 구동 회로는 기준 클록 신호가 지연 클록 신호들 중 하나와 동기되지 않을 때, 지연된 비동기 클록 신호를 내부 클록 신호로서 출력한다.

公开(公告)号：KR100526061B1

公开(公告)日：2005-11-08

申请号：KR1019990007882

申请日：1999-03-10

Applicant: 삼성전자주식회사

Inventor： 장동현 ,  강사윤 ,  권용환 ,  김남석

IPC: H01L21/60

CPC classification number: H01L2224/11 ,  H01L2924/14 ,  H01L2924/00 ,  H01L2924/00012

Abstract: 본 발명은 웨이퍼 상태에서의 칩 스케일 패키지 제조 방법에 관한 것으로서, 반도체 웨이퍼 위에 칩 패드 재배열을 위한 금속 배선층을 형성하기 전에 형성되는 하부 절연층을 그 금속 배선층의 아래에만 형성하여 칩 스케일 패키지의 신뢰성을 향상시키기 위한 것이다. 본 발명의 제조 방법에 의하면, 금속 배선층이 형성될 불활성층 위에만 절연 패턴층이 형성된다. 다음으로 패드 재배열을 위한 금속 배선층이 칩 패드와 절연 패턴층 위에 형성되고, 금속 배선층, 절연 패턴층 및 불활성층을 소정의 두께로 덮는 절연층이 형성된다. 절연 패턴층은 폴리이미드, 엘라스토머 중의 어느 하나로, 절연층으로는 폴리이미드, 벤조 사이클로 부텐 중의 어느 하나로 형성하는 것이 바람직하다. 그리고, 절연층에는 볼 패드가 형성되며, 이 볼 패드에는 솔더 볼이 형성된다. 본 발명의 제조 방법은 기존의 웨이퍼 제조 설비와 공정들을 이용하기 때문에 패키지 제조에 추가로 소요되는 원부자재를 최소화할 수 있고 제조 단가를 절감할 수 있다.

Abstract translation: 目的：提供一种用于制造芯片级封装的方法，以通过在金属化层下方形成下绝缘层来降低制造成本。 构成：提供半导体晶片（40），使得在多个集成电路芯片之间限定切屑区域。 绝缘膜（26）形成在半导体晶片（40）的非有源层（14）上。 在绝缘膜（26）上形成金属化层（17）。 金属化层（17）连接到芯片焊盘（12）。 在金属化层（17），非有源层（14）和绝缘膜（26）上形成上绝缘层。 通过部分地切割上绝缘膜（26）制成球垫（22）。 连接到金属化层（17）的焊球（32）形成在球垫（22）中。 然后，沿芯片切割区域切割半导体晶片（40）。