公开(公告)号：KR100806350B1

公开(公告)日：2008-03-06

申请号：KR1020070008031

申请日：2007-01-25

Applicant: 삼성전자주식회사

Inventor： 유승관 ,  최희국 ,  심성민 ,  장동현

IPC: H01L23/48

CPC classification number: H01L23/3114 ,  H01L24/05 ,  H01L2224/02166 ,  H01L2224/0231 ,  H01L2224/0401 ,  H01L2224/04042 ,  H01L2224/05548 ,  H01L2924/01006 ,  H01L2924/01013 ,  H01L2924/01021 ,  H01L2924/01022 ,  H01L2924/01028 ,  H01L2924/01029 ,  H01L2924/01033 ,  H01L2924/01047 ,  H01L2924/01059 ,  H01L2924/01074 ,  H01L2924/01075 ,  H01L2924/01078 ,  H01L2924/01079 ,  H01L2924/014 ,  H01L2924/30105

Abstract: A semiconductor device package and a manufacturing method thereof are provided to minimize the parasitic capacitance between a metal wire and a rewiring pattern of the semiconductor device by forming a structure having a cavity between the metal wire and the rewiring pattern of the semiconductor device. A semiconductor device has a bonding pad(112). An interlayer dielectric(118) exposes a partial surface of the bonding pad. A rewiring pattern(122) is connected to the exposed partial surface of the bonding pad. A passivation layer exposes the exposed partial surface of the bonding pad and a partial surface of the rewiring pattern. The interlayer dielectric has a cavity(116) provided on a lower portion of the rewiring pattern. The interlayer dielectric includes a first interlayer dielectric having an undercut part and a second interlayer dielectric. The second interlayer dielectric covers the first interlayer dielectric and the undercut part. The first interlayer dielectric includes a negative type photoresist material.

Abstract translation: 提供一种半导体器件封装及其制造方法，用于通过在金属线和半导体器件的重新布线图案之间形成具有空腔的结构来最小化金属线和半导体器件的重新布线图案之间的寄生电容。 半导体器件具有接合焊盘（112）。 层间电介质（118）暴露接合焊盘的部分表面。 重新布线图案（122）连接到接合焊盘的暴露的部分表面。 钝化层暴露接合焊盘的暴露的部分表面和重新布线图案的部分表面。 层间电介质具有设置在重新布线图案的下部的空腔（116）。 层间电介质包括具有底切部分和第二层间电介质的第一层间电介质。 第二层间电介质覆盖第一层间电介质和底切部分。 第一层间电介质包括负型光致抗蚀剂材料。

公开(公告)号：KR100639703B1

公开(公告)日：2006-10-30

申请号：KR1020050072883

申请日：2005-08-09

Applicant: 삼성전자주식회사

Inventor： 박명순 ,  유승관 ,  심성민 ,  장동현 ,  정현수 ,  이인영 ,  정재식 ,  김순범 ,  최주일

IPC: H01L23/48 ,  H01L21/60

Abstract: A method for compensating for an undercut of a metal base layer is provided to guarantee the area of a metal base layer by compensating for an undercut of a metal base layer under a redistribution layer or a solder bump. An insulation layer is formed on a semiconductor wafer(91). The insulation layer is covered with a multilayered metal base layer(92). A photomask having an open part is formed on the metal base layer(93). The photomask is dry-etched to form a concave part that rounds toward the inner lower part of the inner wall of the open part adjacent to the metal base layer(94). The open part including the concave part is filled with a plating layer(95). The photomask is eliminated(96). The metal base layer outside the plating layer is wet-etched(97). The metal base layer that is etched toward the inside of the outer surface of the plating layer on the upper part of a protrusion part is reduced by the protrusion part of the plating layer filled in the concave part so that an area of the metal base layer under the plating layer is guaranteed. The plating layer can be a redistribution layer or a solder plating layer for a solder bump.

Abstract translation: 提供一种用于补偿金属基层的底切的方法，以通过补偿重新分布层或焊料凸块下方的金属基层的底切来保证金属基层的面积。 在半导体晶片（91）上形成绝缘层。 绝缘层覆盖有多层金属基层（92）。 在金属基底层（93）上形成具有开口部分的光掩模。 对光掩模进行干蚀刻，形成朝向与金属基底层（94）邻接的开口部的内壁的内侧下部呈圆形的凹部。 包括凹部的开口部分填充有镀层（95）。 光罩被消除（96）。 对电镀层外部的金属基层进行湿蚀刻（97）。 通过填充在凹部中的镀层的突出部分来减少在突出部分的上部上朝向镀层的外表面内侧蚀刻的金属基底层，从而使金属基底层的面积 在镀层下有保证。 镀层可以是用于焊料凸块的再分布层或焊料镀层。

公开(公告)号：KR1020060016217A

公开(公告)日：2006-02-22

申请号：KR1020040064586

申请日：2004-08-17

Applicant: 삼성전자주식회사

Inventor： 정현수 ,  심성민 ,  장동현 ,  박명순 ,  송영희

IPC: H01L23/50 ,  H01L23/28 ,  H01L23/12 ,  H01L23/485

CPC classification number: H05K3/3436 ,  H01L21/563 ,  H01L23/3114 ,  H01L23/3128 ,  H01L23/3171 ,  H01L23/525 ,  H01L24/11 ,  H01L24/13 ,  H01L2224/0231 ,  H01L2224/0401 ,  H01L2224/05548 ,  H01L2224/05567 ,  H01L2224/05655 ,  H01L2224/10126 ,  H01L2224/11334 ,  H01L2224/13022 ,  H01L2224/13099 ,  H01L2224/16 ,  H01L2224/73253 ,  H01L2924/0002 ,  H01L2924/01006 ,  H01L2924/01013 ,  H01L2924/01015 ,  H01L2924/01022 ,  H01L2924/01024 ,  H01L2924/01029 ,  H01L2924/01033 ,  H01L2924/01074 ,  H01L2924/01079 ,  H01L2924/014 ,  H01L2924/12044 ,  H01L2924/14 ,  H01L2924/15311 ,  H01L2924/16195 ,  H05K3/0023 ,  H05K2201/10977 ,  Y02P70/613 ,  Y10T29/49149 ,  H01L2224/05552 ,  H01L2924/00014 ,  H01L2924/013

Abstract: 솔더볼 접착 신뢰도를 높이는 반도체 패키지 및 그 제조방법에 관해 개시한다. 이를 위해 본 발명은 솔더볼이 부착된 반도체 소자 위에 절연막 대신에 고분자 감광막을 코팅하고 솔더볼 위에 있는 고분자 감광막 일부를 노광공정으로 제거하여 일정한 크기의 콘택영역을 형성한다. 따라서 고분자 감광막이 솔더볼의 접착 신뢰도를 높일 수 있다.
솔더볼 접착 신뢰도(SJR), WLCSP, 고분자 감광막.

公开(公告)号：KR1020060011342A

公开(公告)日：2006-02-03

申请号：KR1020040060145

申请日：2004-07-30

Applicant: 삼성전자주식회사

Inventor： 정현수 ,  심성민 ,  이동호 ,  송영희 ,  장동현 ,  안은철

IPC: H01L21/82

Abstract: 반도체 메모리 장치 및 그 제조 방법이 개시된다. 본 발명에 따른 반도체 메모리 장치는 반도체 칩, 반도체 칩의 입출력 패드를 개방하는 패시베이션층, 패시베이션층 상의 버퍼층, 및 패시베이션층과 버퍼층을 관통하여 퓨즈 박스를 개방하는 퓨즈 박스 홀을 매립하고 반도체 칩 가장자리 상의 버퍼층을 덮고 있는 퓨즈 커버층을 포함한다.

公开(公告)号：KR1020060010099A

公开(公告)日：2006-02-02

申请号：KR1020040058689

申请日：2004-07-27

Applicant: 삼성전자주식회사

Inventor： 이인영 ,  심성민 ,  장동현 ,  정현수 ,  송영희 ,  박명순

IPC: H01L23/48 ,  H01L23/28 ,  H01L23/50

CPC classification number: H01L23/481 ,  H01L21/78 ,  H01L23/3128 ,  H01L23/525 ,  H01L24/02 ,  H01L24/10 ,  H01L24/13 ,  H01L25/0657 ,  H01L2224/0401 ,  H01L2224/13 ,  H01L2224/13099 ,  H01L2225/06513 ,  H01L2225/06517 ,  H01L2225/0652 ,  H01L2225/06524 ,  H01L2225/06527 ,  H01L2225/06541 ,  H01L2225/06551 ,  H01L2924/01005 ,  H01L2924/01006 ,  H01L2924/01013 ,  H01L2924/01014 ,  H01L2924/01015 ,  H01L2924/01019 ,  H01L2924/01022 ,  H01L2924/01024 ,  H01L2924/01028 ,  H01L2924/01029 ,  H01L2924/01033 ,  H01L2924/01046 ,  H01L2924/01047 ,  H01L2924/01075 ,  H01L2924/01078 ,  H01L2924/01079 ,  H01L2924/01082 ,  H01L2924/014 ,  H01L2924/05042 ,  H01L2924/14 ,  H01L2924/15311 ,  H01L2924/30107 ,  H01L2924/00

Abstract: 본 발명은 웨이퍼 레벨 적층 패키지용 칩 스케일 패키지 제조 방법에 관한 것으로, 관통 전극을 형성하기 위한 레이저 드릴링 공정과 감광막을 이용한 절연층 패터닝 공정과 같은 크리티클 공정 없이 일반적인 반도체 제조 공정을 이용하여 관통 전극을 형성하기 위해서, 반도체 웨이퍼의 칩 절단 영역을 따라서 소정의 깊이로 쏘잉하여 슬롯을 형성하고, 슬롯에 층간 절연 소재의 절연층을 형성한 후 일반적인 반도체 제조 공정을 이용하여 관통 전극을 형성하는 웨이퍼 레벨 적층 패키지용 칩 스케일 패키지 제조 방법을 제공한다.
웨이퍼 레벨, 적층, 칩 스케일 패키지, 슬롯, 층간 절연층, 감광막

公开(公告)号：KR1020000040997A

公开(公告)日：2000-07-15

申请号：KR1019980056764

申请日：1998-12-21

Applicant: 삼성전자주식회사

Inventor： 권석철 ,  이태우 ,  심성민 ,  장영관 ,  김현철 ,  정승욱

IPC: H01L23/48

Abstract: PURPOSE: A reinforcement of a solder ball is provided by forming an under-fill layer under the solder ball in the fabrication process of a chip scale package(CSP) so as to improve an adhesion(attachment) reliability, so that the other under-fill process may be required no more in the assembling processes thereafter, i.e., a productivity increases. CONSTITUTION: A reinforcement method contains the following steps: a step to coat a resin on a wafer surface to be attached to the solder-ball, for increasing the adhesion strength of the solder-ball in the CSP device attaching the solder-ball as an external terminal; a step to remove the resin in the region excluding the area under the solder-ball; a step to clean the resin which remains without being removed; and a step to perform a cold cure for assuring the characters of a layer qualities.

Abstract translation: 目的：通过在芯片尺寸封装（CSP）的制造工艺中，在焊球下方形成欠填充层，从而提高粘合（附着）可靠性，从而提供焊球的加强， 填充过程在其后的组装过程中可能不再需要，即生产力增加。 构成：加固方法包括以下步骤：在要附着到焊球上的晶片表面上涂覆树脂的步骤，以增加将焊球附着的CSP装置中的焊球的粘合强度作为 外部终端; 除去焊球下面的区域的区域中的树脂的步骤; 清洁保留而不被去除的树脂的步骤; 以及执行冷固化以确保层次特征的步骤。

公开(公告)号：KR100196285B1

公开(公告)日：1999-06-15

申请号：KR1019960011812

申请日：1996-04-18

Applicant: 삼성전자주식회사

Inventor： 심성민 ,  송영희 ,  권영도 ,  손해정

IPC: H01L23/28

CPC classification number: H01L24/32 ,  H01L23/4951 ,  H01L24/06 ,  H01L24/45 ,  H01L24/48 ,  H01L24/49 ,  H01L2224/04042 ,  H01L2224/05554 ,  H01L2224/05599 ,  H01L2224/06136 ,  H01L2224/32225 ,  H01L2224/32245 ,  H01L2224/45144 ,  H01L2224/48091 ,  H01L2224/4824 ,  H01L2224/48247 ,  H01L2224/4826 ,  H01L2224/48465 ,  H01L2224/48599 ,  H01L2224/49171 ,  H01L2224/73215 ,  H01L2224/85399 ,  H01L2924/01006 ,  H01L2924/01079 ,  H01L2924/01082 ,  H01L2924/181 ,  H01L2924/00014 ,  H01L2924/00 ,  H01L2924/3512

Abstract: 본 발명은 리드에 반도체 칩이 부착되는 리드 온 칩형 반도체 칩 패키지에 있어서, 상면에 불완전 경화된 폴리이미드 코팅층이 형성된 반도체 칩을 제조하는 단계와, 리드의 하면과 단면 접착 테이프의 상면에 형성된 폴리이미드 접착층을 부착시키는 리드-테이프 부착 단계와, 접착층이 형성되어 있지 않은 상기 단면 접착 테이프의 하면과 상기 반도체 칩의 불완전 경화된 코팅층에 가압 수단으로 가압하여 부착시키는 테이프-반도체 칩 부착 단계와, 상기 불완전 경화된 폴리이미드 코팅층을 완전 경화시키는 경화 단계를 포함하는 것을 특징으로 하는 폴리이미드의 불완전 경화 상태를 이용한 리드 온 칩형 반도체 칩 패키지의 리드와 반도체 칩 부착 방법을 제공함으로써, 양면 접착 테이프를 사용하지 않고 반도체 칩을 리드에 부착시킴에 따라 제조 원가를 절감시키며, 반도체 칩과 리드 사이의 접착 계면이 감소되므로 크랙의 발생을 감소시킴과 동시에 리드와 반도체 칩 부착시에 가압 수단에의 한 응력으로 인하여 발생할 수 있는 반도체 칩 표면의 손상을 개선하는 효과를 나타낸다.

公开(公告)号：KR100187722B1

公开(公告)日：1999-06-01

申请号：KR1019960037141

申请日：1996-08-30

Applicant: 삼성전자주식회사

Inventor： 심성민

IPC: H01L23/48

CPC classification number: H01L23/49558 ,  H01L21/565 ,  H01L24/27 ,  H01L24/48 ,  H01L24/49 ,  H01L24/73 ,  H01L24/97 ,  H01L2224/05554 ,  H01L2224/32245 ,  H01L2224/48091 ,  H01L2224/48247 ,  H01L2224/49171 ,  H01L2224/73265 ,  H01L2224/83192 ,  H01L2224/92247 ,  H01L2224/97 ,  H01L2924/00014 ,  H01L2924/01046 ,  H01L2924/01057 ,  H01L2924/01078 ,  H01L2924/10161 ,  H01L2924/181 ,  H01L2924/00012 ,  H01L2924/00 ,  H01L2224/45015 ,  H01L2924/207 ,  H01L2224/45099 ,  H01L2224/05599 ,  H01L2224/85399

Abstract: 본 발명은 반도체 칩 패키지의 제조 방법에 관한 것으로, 댐바리스 리드 프레임을 적용하고, 패키지 몸체의 내부에 수지 댐바가 내재되도록 수지 댐바를 형성하여 패키지를 제조함으로써, 디플래쉬 공정 및 댐바 절단 공정으로 인한 재 도금 공정이 요구되지 않기 때문에 제조 공정의 단축, 제조 단가의 절감 및 디플래쉬 공정 또는 재 도금 공정에 의한 오염 물질의 발생을 근본적으로 방지하는 한편, 대량으로 댐바리스 리드 프레임에 수지 댐바를 형성할 수 있기 때문에 리드 프레임의 제조 시간 및 제조 단가를 절감할 수 있는 특징을 갖는다.

公开(公告)号：KR100176112B1

公开(公告)日：1999-03-20

申请号：KR1019950020796

申请日：1995-07-14

Applicant: 삼성전자주식회사

Inventor： 이상혁 ,  심성민

IPC: H01L23/28

CPC classification number: H01L2224/48091 ,  H01L2924/00014

Abstract: 메탈 쿼드 패키지에 있어서, 상층의 도전층의 다이패드 패턴이 상층의 도전층의 전원용(또는 접지용) 리이드 패턴에 일체로 연결되고, 접지용(또는 전원용) 리이드 패턴이 비아 홀에 의해 하층의 금속층에 전기적으로 연결되어 반도체 칩 패키지 자체가 감결합 캐패시터를 갖고 있음으로써 별도의 감결합 캐패시터가 별도로 설치되지 않고도 노이즈의 감소가 이루어지고 또한 실장밀도가 증가 되는 효과가 있다.

公开(公告)号：KR1019980059235A

公开(公告)日：1998-10-07

申请号：KR1019960078572

申请日：1996-12-31

Applicant: 삼성전자주식회사

Inventor： 심성민

IPC: H01L23/528

Abstract: 본 발명은 리드프레임과 반도체 칩의 패드들 간에 전기적으로 접속시키기 위한 와이어 본딩시 정확하게 본딩이 이루어질 수 있도록 해 주는 반도체 칩 패드의 레이아웃에 관한 것이다.
금속와이어를 사용하여 리드프레임의 인너리드와 전기적으로 접속시키기 위한 반도체 칩 상면의 중앙부에 배열된 다수의 접속패드들 및 인너리드와 전기적으로 접속되지 않는 반도체 칩 상면의 중앙부에 형성된 적어도 하나 이상의 비접속패드들로 구성된다.
따라서 와이어본딩시 접속패드들은 정확하게 인너리드와 전기적으로 접속되어 얼라인의 오차는 발생되지 않는다.