公开(公告)号：KR100583609B1

公开(公告)日：2006-05-26

申请号：KR1020040051880

申请日：2004-07-05

Applicant: 삼성전자주식회사

Inventor： 이웅 ,  유영섭 ,  임헌형 ,  형용우 ,  이재동 ,  나기수 ,  김정환

IPC: H01L21/8247

CPC classification number: H01L27/115 ,  H01L21/28247 ,  H01L27/11568 ,  H01L29/4933

Abstract: 미세한 선폭을 갖는 반도체 장치의 게이트 구조물 형성방법에서 먼저, 반도체 기판 상에 게이트 산화막 패턴 및 도전막 패턴이 순차적으로 적층된 예비 게이트 구조물을 형성한다. 이어서, 상기 예비 게이트 구조물이 형성된 반도체 기판에 산소 원자를 포함하는 라디칼을 이용한 재산화(re-oxidation) 공정을 수행하여 상기 반도체 기판 및 상기 예비 게이트 구조물의 외부 표면에 산화막을 형성하여 반도체 장치의 게이트 구조물을 형성한다. 게이트 산화막 패턴의 두께 증가를 억제한다. 또한, 좋은 품질(quality)의 산화막을 얻는다.

公开(公告)号：KR1020060027480A

公开(公告)日：2006-03-28

申请号：KR1020040076243

申请日：2004-09-23

Applicant: 삼성전자주식회사

Inventor： 유영섭 ,  양철규 ,  이웅 ,  이재철 ,  임헌형

IPC: H01L21/31 ,  H01L21/205

CPC classification number: H01L21/0214 ,  H01L21/02238 ,  H01L21/02247 ,  H01L21/02332 ,  H01L21/0234 ,  H01L21/28202 ,  H01L21/3144 ,  H01L29/518

Abstract: There are provided a method and an apparatus of forming an insulating layer including silicon oxynitride. The method includes performing a plasma treatment process for supplying a plasma reaction gas to a substrate to be treated after completing the annealing process. The apparatus includes a sealed processing room having gas supply and exhaust lines running thereto. A quartz inner tube and quartz inlet pipe both include holes therethrough, but in orthogonal directions to one another, to flow a reaction gas onto the wafers loaded within the sealed processing room.

公开(公告)号：KR1020050045505A

公开(公告)日：2005-05-17

申请号：KR1020030079590

申请日：2003-11-11

Applicant: 삼성전자주식회사

Inventor： 이승재 ,  김민 ,  이재동 ,  김경석 ,  이현덕 ,  이주범 ,  임헌형

IPC: H01L21/76

CPC classification number: H01L21/76224 ,  H01L21/3081 ,  H01L21/3086

Abstract: 라디칼 산화 공정을 이용하는 반도체 소자의 소자 분리 영역 형성 방법에 대하여 개시한다. 본 발명의 일 실시예에 의하면, 반도체 기판 상에 패드 산화막 및 패드 질화막을 순차적으로 형성하고, 사진 및 식각 공정을 사용하여 반도체 기판의 소자 분리 영역을 노출시키는 패드 질화막 패턴 및 패드 산화막 패턴을 형성한다. 그리고, 패드 산화막 패턴 및 패드 질화막 패턴의 노출부에 대하여 라디칼 산화 공정을 실시하는데, 본 단계에서는 소스 가스를 라디칼 상태로 활성화시켜서 산화 공정을 실시하기 때문에, 활성 영역의 에지 및 패드 질화막 패턴의 측벽에도 산화막이 두껍게 형성된다. 그리고, 소자 분리 영역에 트렌치가 형성되도록 반도체 기판을 식각하고, 이 트렌치에 STI용 절연 물질을 매립하면, 소자 분리막이 완성된다.

公开(公告)号：KR100483438B1

公开(公告)日：2005-04-14

申请号：KR1020020078013

申请日：2002-12-09

Applicant: 삼성전자주식회사

Inventor： 신승목 ,  임헌형 ,  이공수 ,  이상훈

IPC: H01L21/8247

Abstract: 데이터 리텐션 효과가 우수한 불 휘발성 메모리 셀의 제조방법이 개시되어 있다. 반도체 기판 상에 게이트 전극을 형성한 후 게이트 스페이서를 형성한다. 게이트 스페이서가 형성된 게이트 전극을 이온주입 마스크로하여 상기 노출된 반도체 기판의 표면 아래로 제1불순물을 주입함으로서 소오스/드레인 영역을 형성한다. 소오스/드레인 영역의 이온 활성화시키는 동시에 상기 게이트 전극에 침투되는 유동 전자를 포획하는 염화이온을 상기 게이트 스페이서 내에 확산되도록 상기 염화이온을 포함하는 가스화합물을 플로우시키면서 어닐링한다. 그리고, 상기 결과물에 절연물질을 필링시켜 층간절연막을 형성함으로서 상기 층간절연막에 존재하는 유동전하가 상기 게이트전극으로 확산되는 것을 방지할 수 있는 불휘발성 메모리 셀이 형성된다.

公开(公告)号：KR1019990070001A

公开(公告)日：1999-09-06

申请号：KR1019980004600

申请日：1998-02-16

Applicant: 삼성전자주식회사

Inventor： 임헌형

IPC: H01L27/04

Abstract: 반도체 장치의 커패시터의 제조 방법이 제공된다. 본 발명에 따르면 커패시터의 유전체막을 실리콘 질화막, 실리콘 산소 질화막 및 실리콘 산화막을 차례대로 증착하여 형성한다. 즉, 본 발명에 따르면 실리콘 산화막을 유전체막의 최상부에 박막 상태로 형성하기 때문에 실리사이드막의 특성을 열화시킬 정도의 장시간의 고온 열처리 공정이 필요없고, 유전 특성에 있어서 실리콘 산화막과 거의 유사하면서 저온에서 형성가능한 실리콘 산소 질화막을 유전체막의 일부로 형성하기 때문에 커패시터 유전체의 유전 특성도 유지함과 동시에 실리사이드막의 특성을 열화시키지 않아 소자의 고속 동작 특성도 만족시킬 수 있다.

公开(公告)号：KR1019980056123A

公开(公告)日：1998-09-25

申请号：KR1019960075387

申请日：1996-12-28

Applicant: 삼성전자주식회사

Inventor： 임헌형

IPC: H01L29/786

Abstract: 게이트 산화막의 열화를 방지할 수 있는 반도체 장치의 트랜지스터 제조 방법을 개시한다.
반도체기판상의 한정된 영역에 소정 간격 이격된 필드 산화막을 형성하는 단계;
상기 반도체기판의 전면에 게이트 산화막을 형성하는 단계;
상기 게이트 산화막을 산화 질소로 어닐하는 단계; 및
상기 게이트 산화막상에 폴리실리콘을 증착하여 패터닝하는 단계를 포함하는 것을 특징으로 하는 반도체장치의 트랜지스터 제조방법을 제공한다.
상기 패터닝된 폴리실리콘층의 상부 전면에 실리사이드층을 형성하는 단계를 더 포함할 수 있다.
상기 산화질소 어닐은 750℃ ~ 800℃온도 범위에서 하는 것이 바람직하다.
상기 산화질소 어닐은 30분에서 3시간으로 진행하는 것이 바람직하다.
따라서, 본 발명에 의하면 반도체 장치의 트랜지스터의 게이트를 실리사이드/폴리실리콘/게이트 산화막으로 구성함에도 불구하고 게이트 산화막의 열화를 방지할 수 있다.

公开(公告)号：KR1019970077259A

公开(公告)日：1997-12-12

申请号：KR1019960014245

申请日：1996-05-02

Applicant: 삼성전자주식회사

Inventor： 김희석 ,  임헌형 ,  안승준

IPC: H01L21/304

Abstract: 본 발명은 반도체장치의 결함 제거방법에 관해 개시한다. 본 발명에 의한 결함 제거방법은 웨이퍼에 있는 오염물질이나 결함을 제거하기 위해 염화수소(HCl)가스를 사용한다.
본 발명에 의한 반도체장치의 결함 제거방법은 전 공정에서 웨이퍼에 존재하는 오염물질이나 결함을 제거하는 효과가 우수하다. 또한, 후 공정에서 파티클 발생을 억제할 수 있을 뿐 아니라 웨이퍼에 존재하는 오염물질에 의한 기형결함형성의 감소등 반도체장치의 제조공정 전반에 걸쳐 웨이퍼에 결함이 형성되는 것을 방지할 수 있다. 따라서 오염물질이나 결함등에 의한 반도체장치의 고장발생율을 낮출 수 있으므로 반도체장치의 수율을 높일 수 있다.

公开(公告)号：KR102248419B1

公开(公告)日：2021-05-07

申请号：KR1020140130240

申请日：2014-09-29

Applicant: 삼성전자주식회사

Inventor： 장병현 ,  유동철 ,  안재영 ,  임헌형

IPC: H01L27/115 ,  H01L21/8247 ,  H01L29/788

Abstract: 3차원반도체메모리소자는기판상에수직으로연장된수직채널구조체, 상기수직채널구조체를둘러싸며상기기판상에수직으로적층된층간절연막들, 상기수직채널구조체를둘러싸며상기층간절연막들사이에배치되고, 상기수직채널구조체에인접한라운드진모서리를포함하는게이트전극들, 및상기게이트전극들및 상기수직채널구조체사이에배치된보조게이트절연패턴들을포함하되, 상기수직채널구조체와접촉하는상기보조게이트절연패턴들의측면들과상기수직채널구조체와접촉하는상기층간절연막들의측면들은공면을이룰수 있다.

公开(公告)号：KR102238257B1

公开(公告)日：2021-04-13

申请号：KR1020140111858

申请日：2014-08-26

Applicant: 삼성전자주식회사

Inventor： 고현용 ,  이은영 ,  지정근 ,  최은영 ,  김진균 ,  임헌형

IPC: H01L21/8247 ,  H01L21/336

Abstract: 본발명의실시예에따른반도체장치의제조방법은, 산화된표면층을갖는금속층을포함하는기판을열처리챔버내에장착하는단계, 열처리챔버내에수소라디칼을생성하는단계, 및수소라디칼을이용해금속층의산화된표면층을환원하는단계를포함할수 있다.

公开(公告)号：KR102139942B1

公开(公告)日：2020-08-03

申请号：KR1020130157320

申请日：2013-12-17

Applicant: 삼성전자주식회사

Inventor： 김정환 ,  안재영 ,  양한빛 ,  임헌형

IPC: H01L27/115