公开(公告)号：KR1020080011791A

公开(公告)日：2008-02-11

申请号：KR1020060072209

申请日：2006-07-31

Applicant: 삼성전자주식회사

Inventor： 이창훈 ,  전정식 ,  이공수 ,  이고은 ,  형용우 ,  김동현 ,  한재종 ,  박상진 ,  조영선 ,  김효

IPC: H01L27/115 ,  H01L21/8247

CPC classification number: H01L45/06 ,  G11C13/0004 ,  H01L45/1233

Abstract: A phase change memory device is provided to prevent an etch stop layer and a silicon nitride layer from being broken by reducing the stress generated at the edge of a semiconductor by a first silicon oxide layer. A semiconductor substrate is prepared which has a conductive region(105) and an isolation region(102). An etch stop layer(120) has an opening exposing the conductive region. A first silicon oxide layer(110) comes in contact with the upper or lower surface of the etch stop layer. A second silicon oxide layer(130) is formed on the etch stop layer. A silicon nitride layer(140) is formed on the second silicon oxide layer. A diode(135) is formed in the opening, coming in contact with the conductive region of the semiconductor substrate. A lower electrode(146) is formed on the diode, connected to the diode. The opening continuously penetrates the first silicon oxide layer, the second silicon oxide layer and the silicon nitride layer. The etch stop layer, the first silicon oxide layer, the second silicon oxide layer and the silicon nitride layer can be positioned on the isolation region.

Abstract translation: 提供了相变存储器件，以通过减少由第一氧化硅层在半导体边缘产生的应力来防止蚀刻停止层和氮化硅层被破坏。 制备具有导电区域（105）和隔离区域（102）的半导体衬底。 蚀刻停止层（120）具有暴露导电区域的开口。 第一氧化硅层（110）与蚀刻停止层的上表面或下表面接触。 在蚀刻停止层上形成第二氧化硅层（130）。 在第二氧化硅层上形成氮化硅层（140）。 在开口中形成二极管（135），与半导体衬底的导电区域接触。 在二极管上形成下电极（146），连接到二极管。 开口连续地穿透第一氧化硅层，第二氧化硅层和氮化硅层。 蚀刻停止层，第一氧化硅层，第二氧化硅层和氮化硅层可以位于隔离区上。

公开(公告)号：KR100711520B1

公开(公告)日：2007-04-27

申请号：KR1020050084761

申请日：2005-09-12

Applicant: 삼성전자주식회사

Inventor： 유대한 ,  이공수 ,  이창훈 ,  형용우 ,  이현덕 ,  김효정 ,  오정환 ,  유영섭

IPC: H01L29/78

CPC classification number: H01L27/10894 ,  H01L27/10876 ,  H01L29/4236 ,  H01L29/66621

Abstract: 리세스된 게이트 전극용 구조물과 그 형성 방법 및 리세스된 게이트 전극을 포함하는 반도체 장치 및 그 제조 방법에서, 리세스된 게이트 전극용 구조물은 제1 리세스 및 상기 제1 리세스 하부와 연통하고 상기 제1 리세스보다 넓은 내부 폭을 갖는 제2 리세스를 갖는 기판과, 상기 기판 상부면, 상기 제1 및 제2 리세스의 내벽에 형성된 게이트 산화막과, 상기 제1 리세스의 내부를 채우고, 제1 농도의 불순물이 도핑된 제1 폴리실리콘막과, 상기 제2 리세스의 내부를 채우고, 상기 제1 농도보다 높은 제2 농도의 불순물이 도핑되고 상기 제2 리세스 중심부에 보이드를 포함하는 제2 폴리실리콘막 및 상기 기판 상에 위치하는 게이트 산화막 및 상기 제1 폴리실리콘막 상에 형성되고 제3 농도의 불순물을 갖는 제3 폴리실리콘막을 포함한다. 상기 리세스된 게이트 전극용 구조물을 사용하면 보이드의 위치 이동을 감소시킬 수 있다.

公开(公告)号：KR100684108B1

公开(公告)日：2007-02-16

申请号：KR1020010020219

申请日：2001-04-16

Applicant: 삼성전자주식회사

Inventor： 강만석 ,  형용우

IPC: H01L21/70

Abstract: 셀 특성 산포를 개선할 수 있는 불휘발성 메모리 장치의 제조방법이 개시되어 있다. 반도체 기판 상에 터널 산화막, 플로팅 게이트용 제1 도전층, 층간유전막 및 컨트롤 게이트용 제2 도전층을 차례로 형성한다. 제2 도전층 상에 게이트 영역을 정의하는 하드 마스크층 패턴을 형성한다. 하드 마스크층 패턴을 식각 마스크로 이용하여 제2 도전층 및 층간유전막을 식각하여 컨트롤 게이트를 형성한다. 하드 마스킁 패턴을 식각 마스크로 이용하여 제1 도전층의 일부분을 식각한 후, 결과물 상에 불순물을 이온주입하여 남아있는 제1 도전층의 노출된 표면 및 컨트롤 게이트의 노출된 측면을 도핑시킨다. 하드 마스크층 패턴을 식각 마스크로 이용하여 남아있는 제1 도전층을 식각하여 플로팅 게이트를 형성한 후, 플로팅 게이트의 측면 및 컨트롤 게이트의 측면을 산화시킨다. 이온주입된 영역에서 산화 증진 효과에 의해 산화막이 두껍게 성장되므로, 버즈비크에 의한 층간유전막의 두께 증가 현상을 감소시킬 수 있다.

公开(公告)号：KR100672812B1

公开(公告)日：2007-01-22

申请号：KR1020050036632

申请日：2005-05-02

Applicant: 삼성전자주식회사

Inventor： 유영섭 ,  오정환 ,  형용우 ,  임헌형

IPC: H01L27/146

CPC classification number: H01L27/14645 ,  H01L27/14621 ,  H01L27/14623 ,  H01L27/14627 ,  H01L27/14632 ,  H01L27/14685 ,  H01L27/14687 ,  H01L27/14689

Abstract: 이미지 센서 및 그 제조 방법이 개시되어 있다. 상기 이미지 센서는 기판 표면 아래에 형성되는 포토 다이오드와, 상기 포토 다이오드가 형성되는 기판 일측 상에 형성되는 게이트 구조물을 포함한다. 상기 게이트 구조물은 질소를 포함하지 않는 산화물로 이루어지는 게이트 절연막과 상기 게이트 절연막 상에 형성되는 게이트 도전막을 포함한다. 그리고, 상기 게이트 도전막과 접하는 게이트 절연막의 표면에는 질화 영역이 형성된다. 그러므로, 이미지 센서의 랜덤 노이즈 특성과 보론 침투 현상으로 인한 문턱 전압 특성을 용이하게 개선할 수 있다.

公开(公告)号：KR100647465B1

公开(公告)日：2006-11-23

申请号：KR1020050074099

申请日：2005-08-12

Applicant: 삼성전자주식회사

Inventor： 이욱열 ,  박재영 ,  김영진 ,  이현덕 ,  형용우 ,  남석우 ,  김경석 ,  이고은 ,  김승범 ,  이승진

IPC: H01L27/108

Abstract: A conductive layer is provided to improve endurance of a lower electrode of a capacitor by increasing the area of a dielectric layer formed on the lower electrode when a conductive layer is used as the lower electrode. A metal layer(10) has a comparatively uniform thickness. Metal silicide seeds are formed on the metal layer. A metal nitride layer having a comparatively uniform thickness is deposited on the metal layer in a manner that the metal silicide seeds can be coated with the metal nitride layer. The metal silicide seeds include impurities.

Abstract translation: 当使用导电层作为下电极时，通过增加形成在下电极上的介电层的面积来提供导电层以改善电容器的下电极的耐久性。 金属层（10）具有比较均匀的厚度。 金属硅化物种子在金属层上形成。 具有相对均匀厚度的金属氮化物层以金属硅化物晶种可以被金属氮化物层涂覆的方式沉积在金属层上。 金属硅化物种子包括杂质。

公开(公告)号：KR1020060116289A

公开(公告)日：2006-11-15

申请号：KR1020050038314

申请日：2005-05-09

Applicant: 삼성전자주식회사

Inventor： 오정환 ,  유영섭 ,  이현덕 ,  형용우 ,  이공수 ,  이창훈 ,  조원석 ,  임헌형

IPC: H01L21/335

Abstract: A film forming method and a method for manufacturing a semiconductor device using the same are provided to simplify manufacturing processes and to improve the productivity by forming a transistor channel crystalline silicon layer without a seed layer. An interlayer dielectric(102) is formed on a substrate(100). An amorphous silicon layer is deposited on the interlayer dielectric. A heat treatment is performed on the resultant structure. At this time, the amorphous silicon layer is transformed into a transistor channel crystalline silicon layer(106). The amorphous silicon layer is formed in a predetermined temperature range of 440 ‹C to 580 ‹C under a predetermined pressure condition of 0.3 to 0.5 Torr.

Abstract translation: 提供一种薄膜形成方法和使用该半导体器件的半导体器件的制造方法，以简化制造工艺并通过形成没有种子层的晶体管沟道晶体硅层来提高生产率。 在基板（100）上形成层间电介质（102）。 非晶硅层沉积在层间电介质上。 对所得结构进行热处理。 此时，非晶硅层转变成晶体管沟道晶体硅层（106）。 在0.3〜0.5托的规定压力条件下，在440℃〜580℃的预定温度范围内形成非晶硅层。

公开(公告)号：KR1020060006164A

公开(公告)日：2006-01-19

申请号：KR1020040055052

申请日：2004-07-15

Applicant: 삼성전자주식회사

Inventor： 신원식 ,  임기빈 ,  김경석 ,  형용우 ,  이고은 ,  김봉현

IPC: H01L27/108

CPC classification number: H01L28/84 ,  H01L27/10852 ,  H01L28/75 ,  H01L28/91

Abstract: 반구형 실리콘을 포함하는 반도체 장치의 커패시터 형성방법에서 하부구조물을 포함하는 반도체 기판 상에 절연막을 형성하고, 상기 절연막을 부분적으로 식각하여 개구부를 형성한다. 상기 개구부의 내측벽과 저면 및 상기 절연막의 상부면에 연속적으로 도전막을 형성하고, 상기 개구부의 내측벽 상부 및 상기 개구부에 인접한 절연막의 상부면에 형성된 도전막에 반구형 실리콘 성장 방지부를 형성한다. 상기 반구형 실리콘 성장 방지부를 제외한 개구부의 내측벽에 형성된 도전막 표면에 반구형 실리콘층을 형성 한 후, 상기 개구부의 내측벽 및 저면에 형성된 도전막을 제외하고 상기 절연막 상부에 형성된 도전막 및 절연막을 제거하여 스토리지전극을 형성한다. 반구형 실리콘의 리프팅에 따른 스토리지 전극 간의 브리지를 근본적으로 방지 할 수 있으므로 반도체 제조 공정의 전체적인 시간과 비용을 절감할 수 있다.

公开(公告)号：KR100469129B1

公开(公告)日：2005-01-29

申请号：KR1020020059554

申请日：2002-09-30

Applicant: 삼성전자주식회사

Inventor： 임헌형 ,  형용우 ,  유영섭 ,  이우성

IPC: H01L27/115

CPC classification number: H01L27/11526 ,  H01L27/105 ,  H01L27/115 ,  H01L27/11543 ,  H01L29/42324

Abstract: A non-volatile memory device includes gate stack structures formed on a semiconductor substrate to be separated by a first space in a first area and by a second wider space in a second area adjacent to the first area. First gate spacers of a low dielectric constant insulating material are formed on the sidewalls of the gate stack structures. Second gate spacers made of an insulating material having good step coverage are formed on the first gate spacers to fill the first space. This dual spacer structure comprising the first gate spacer and the second gate spacer prevents the creation of void between gates. Thus, it can prevent an active region from being opened in a subsequent etching process and preclude the formation of a silicide layer on the active region. Thus, the device characteristics can be substantially improved.

Abstract translation: 一种非易失性存储器件包括：栅极堆叠结构，形成在半导体衬底上，由第一区域中的第一空间和与第一区域相邻的第二区域中的第二更宽的空间分隔开。 低介电常数绝缘材料的第一栅极隔离物形成在栅极堆叠结构的侧壁上。 由具有良好台阶覆盖的绝缘材料制成的第二栅极间隔物形成在第一栅极间隔物上以填充第一空间。 包括第一栅极间隔物和第二栅极间隔物的这种双间隔物结构防止在栅极之间产生空隙。 因此，它可以防止有源区在随后的蚀刻过程中被打开并且阻止在有源区上形成硅化物层。 因此，器件特性可以大大改善。

公开(公告)号：KR100467357B1

公开(公告)日：2005-01-24

申请号：KR1020020057765

申请日：2002-09-24

Applicant: 삼성전자주식회사

Inventor： 유영섭 ,  이현덕 ,  박태수 ,  김봉현 ,  임헌형 ,  형용우

IPC: H01L21/336

CPC classification number: H01L29/6659 ,  H01L21/2652 ,  H01L21/823418 ,  H01L21/823425

Abstract: Disclosed is a method of manufacturing a MOS transistor having an enhanced reliability. A passivation layer is formed on a gate electrode and on a substrate to prevent a generation of a recess on the substrate. After a mask pattern is formed on the substrate for masking a portion of the substrate, impurities are implanted into an exposed portion of the substrate to form source and drain regions. The substrate is rinsed so that the passivation layer or a recess-prevention layer is substantially entirely or partially removed while the mask pattern is substantially completely removed, thereby forming the MOS transistor. Therefore, the generation of the recess in the source and drain region of the substrate can be prevented due to the passivation layer during rinsing of the substrate.

Abstract translation: 公开了一种制造具有增强的可靠性的MOS晶体管的方法。 钝化层形成在栅电极和衬底上以防止在衬底上产生凹陷。 在衬底上形成掩模图案以掩蔽部分衬底之后，将杂质注入到衬底的暴露部分中以形成源极区和漏极区。 漂洗衬底，使得钝化层或凹陷防止层基本上完全或部分地被去除，同时基本上完全去除掩模图案，由此形成MOS晶体管。 因此，由于衬底漂洗期间的钝化层，可防止在衬底的源极和漏极区域中产生凹陷。

公开(公告)号：KR1020040016698A

公开(公告)日：2004-02-25

申请号：KR1020020048981

申请日：2002-08-19

Applicant: 삼성전자주식회사

Inventor： 김봉현 ,  이현덕 ,  형용우 ,  임헌형

IPC: H01L21/336

CPC classification number: H01L21/28273

Abstract: PURPOSE: A method for forming a gate of a non-volatile memory(NVM) device is provided to increase a program speed by easily controlling a doping level so that a depletion layer of a silicon layer is controlled. CONSTITUTION: A tunnel oxide layer(102) is formed on a semiconductor substrate(100). A floating gate layer(104a) is formed on the tunnel oxide layer. An interlayer dielectric is formed on the floating gate layer. A control gate layer(115) made of in-situ doped silicon is formed on the interlayer dielectric. A heat treatment process is performed on the control gate layer. A photolithography process is performed to pattern the control gate layer, the interlayer dielectric and the floating gate layer.

Abstract translation: 目的：提供一种用于形成非易失性存储器（NVM）器件的栅极的方法，通过容易地控制掺杂水平来提高编程速度，从而控制硅层的耗尽层。 构成：在半导体衬底（100）上形成隧道氧化物层（102）。 在隧道氧化物层上形成浮栅层（104a）。 在浮栅层上形成层间电介质。 在层间电介质上形成由原位掺杂硅制成的控制栅极层（115）。 在控制栅极层上进行热处理工艺。 执行光刻处理以对控制栅极层，层间电介质和浮栅层进行图案化。