公开(公告)号：KR101878848B1

公开(公告)日：2018-07-16

申请号：KR1020160159881

申请日：2016-11-29

Applicant: 서울대학교산학협력단

Inventor： 박병국 ,  권대웅 ,  이륭빈 ,  김시현

IPC: G01N27/414 ,  H01L29/772

Abstract: 본발명은다층절연막을갖는전계효과트랜지스터기반의바이오센서및 그제조방법에관한것으로, 감지소자의감지절연막과구동소자의다층절연막을동일공정으로형성하고, 감지영역내의보호막과층간절연막, 그리고블로킹산화막/질화막을순차식각함으로써, 열산화막과같은고순도절연막으로감지절연막을얻게되어종래다공성산화막의문제점을해소하고, 감지소자의액티브영역인실리콘나노선뿐만아니라감지절연막의물리적손상을줄일수 있게되었고, 구동소자의다층절연막중 전하저장층으로전자나정공주입을함으로써, 문턱전압을조절로바이오센서의감도를높일수 있는효과가있다.

公开(公告)号：KR1020170052121A

公开(公告)日：2017-05-12

申请号：KR1020150154161

申请日：2015-11-03

Applicant: 에스케이하이닉스 주식회사 ,  서울대학교산학협력단

Inventor： 박병국 ,  권대웅 ,  김도빈 ,  이상호

IPC: G11C16/20 ,  G11C16/04 ,  G11C16/24 ,  G11C16/30 ,  G11C16/12 ,  H01L27/115

CPC classification number: G11C16/20 ,  G11C16/0483 ,  G11C16/10 ,  G11C16/12 ,  G11C16/14 ,  G11C16/32 ,  H01L27/11556 ,  H01L27/1157 ,  H01L27/11582

Abstract: 본발명은 3 차원비휘발성메모리소자의초기화방법및 이의프로그래밍방법에관한것이다. 본발명의일 실시예에따르면, 복수의메모리층들중 어느하나또는전부의복수의스트링선택라인들에결합된스트링선택트랜지스터들의문턱값을동일한타겟레벨로프로그래밍하는초기레벨링단계; 상기초기레벨링된상기스트링선택트랜지스터들을갖는메모리층들중 선택된메모리층에대하여, 상기선택된메모리층의상기복수의채널라인들에시변구간을갖는시변소거전압신호를인가하는단계; 및상기시변소거전압신호의상기시변구간에서상기선택된메모리층의상기복수의스트링선택라인들을각각제어하여상기복수의스트링선택라인들에결합된상기스트링선택트랜지스터들이설정된문턱값들을갖도록소거정도를조절하는문턱값 설정단계를포함하는 3 차원비휘발성메모리소자의초기화방법이제공된다.

Abstract translation: 用于初始化三维非易失性存储器件的方法和用于对其进行编程的方法技术领域本发明涉 根据本发明的一个实施例，提供一种初始均衡步骤，用于将耦合到所述多个存储器层中的任何或全部的多个串选择线的串选择晶体管的阈值编程到相同的目标电平; 将具有时变周期的随时间变化的擦除电压信号施加到具有初始整平的串选择晶体管的所选存储层中的所选存储层的多个通道线; 并且在时变擦除电压信号的时变间隔中控制所选存储层的多个串选择线以调整擦除的程度，使得耦合到多个串选择线的串选择晶体管具有设定的阈值 提供了尺寸非易失性存储器件。

公开(公告)号：KR101623854B1

公开(公告)日：2016-05-24

申请号：KR1020140138665

申请日：2014-10-14

Applicant: 서울대학교산학협력단 ,  가천대학교 산학협력단

Inventor： 박병국 ,  조성재 ,  정성헌

IPC: H01L27/115 ,  H01L21/8247

CPC classification number: H01L45/1273 ,  H01L27/2472 ,  H01L45/04 ,  H01L45/1233 ,  H01L45/16 ,  H01L45/1675

Abstract: 본발명은나노팁 구조를갖는저항성메모리소자및 이를이용한메모리어레이와그 제조방법에관한것으로, 반도체기판을식각하여위로갈수록뾰족하게돌출된팁 구조를갖는하부전극을형성함으로써, 상부전극과교차되는하부전극에전계가집중되도록하여전도성필라멘트가형성되는영역을극도로국부화시킬수 있는기술을제공한다.

公开(公告)号：KR101528806B1

公开(公告)日：2015-06-15

申请号：KR1020140039277

申请日：2014-04-02

Applicant: 서울대학교산학협력단

Inventor： 박병국 ,  서주연 ,  김필종 ,  손선익

IPC: H01L27/115

CPC classification number: H01L27/11521

Abstract: 본발명은비트라인이단위빌딩의각 액티브층에전기적으로연결되는 3차원채널적층형낸드플래시메모리어레이에있어서, 비트라인사이의수직방향커패시턴스성분차이를줄이기위한비트라인연결구조를제공한다.

Abstract translation: 本发明涉及一种用于减少位线之间的电容差的3D通道堆叠NAND闪存阵列。 在其中位线电连接到单元建筑物的每个有源层的3D通道堆叠的NAND闪存阵列中，本发明提供了一种位线连接结构，用于减少位线之间的垂直电容成分的差异。

公开(公告)号：KR101528802B1

公开(公告)日：2015-06-15

申请号：KR1020140026002

申请日：2014-03-05

Applicant: 서울대학교산학협력단

Inventor： 박병국 ,  권민우 ,  김형진

IPC: G06N3/063

CPC classification number: G06N3/0635 ,  G11C11/54 ,  G06N3/063

Abstract: 본발명은뉴런발화동작모방반도체회로에관한것으로, 종래기술에서커패시터를사용함에따른문제점을해결하기위하여플로팅바디를갖는소자로커패시터를대신하고충격이온화로생긴과잉홀을플로팅바디에저장함으로써, 뉴런의신호축적을모방하고일정역치이상이될 때발화되도록하며발화후에는원 상태로돌아오도록구성된플로팅바디소자를갖는뉴런발화동작모방반도체회로를제공한다.

Abstract translation: 本发明涉及一种用于模拟神经元烧制工艺的半导体电路，更具体地说，涉及一种用于模拟神经元烧制工艺的半导体电路，该半导体电路包括一个浮体装置，该浮体装置包括一个浮体并可被电容器替代， 在浮体中存储由撞击电离产生的多余的空穴，模拟神经元的信号累积，当信号累积达到一定的阈值时，激发仿真的信号累积，并返回到其初始状态。 半导体电路包括控制装置，其包括连接在地和第一节点之间的浮体; 第一p沟道MOSFET和第二p沟道MOSFET，其中源极/漏极并联连接在第一节点和功率输入端子之间; 第一反相器和第二反相器，串联连接在第一节点和第一p沟道MOSFET之间，其中第一反相器的输出端首先通过连接到第二p沟道MOSFET的栅电极而被反馈， 第二反相器的输出端通过连接到第一p沟道MOSFET的栅电极和第二节点而被二次反馈，从突触前神经元接收的电信号被输入到控制装置的栅电极， 并且在第一逆变器的输出端子中获得根据突触后神经元的轴突小丘的点火的电信号。

公开(公告)号：KR101425857B1

公开(公告)日：2014-07-31

申请号：KR1020120098767

申请日：2012-09-06

Applicant: 서울대학교산학협력단

Inventor： 박병국 ,  김형진 ,  김가람 ,  이정한 ,  권민우

IPC: H01L27/115 ,  H01L21/8247

CPC classification number: G06N3/02 ,  G06N3/049 ,  G06N3/063

Abstract: 본 발명은 생체 모방 계산 시스템 구현에 핵심 소자로 사용되는 반도체 소자 및 그 동작방법에 관한 것으로, 주변과 전기적으로 고립되어 단기기억 수단으로 형성된 반도체 소자의 플로팅 바디에 소스, 드레인 및 게이트가 형성되지 않은 일측으로 장기기억 수단을 구비함으로써, 충격이온화에 따른 생체 신경계의 단기기억은 물론, 단-장기기억 전환 특성과 시냅스 전, 후 뉴런의 신호 시간차에 의한 생체의 인과관계 추론 특성을 모두 모방할 수 있는 저전력 시냅스 모방 반도체 소자 및 그 동작방법을 제공한다.

公开(公告)号：KR1020140046256A

公开(公告)日：2014-04-18

申请号：KR1020120112505

申请日：2012-10-10

Applicant: 삼성전자주식회사 ,  서울대학교산학협력단

Inventor： 선민철 ,  박병국

IPC: H01L21/336 ,  H01L29/78

CPC classification number: H01L29/0673 ,  H01L21/02532 ,  H01L21/30604 ,  H01L21/308 ,  H01L29/42392 ,  H01L29/66545 ,  H01L29/66742 ,  H01L29/66795 ,  H01L29/7843 ,  H01L29/7848 ,  H01L29/785 ,  H01L29/78696

Abstract: A semiconductor device and a fabricating method thereof are provided. The method of fabricating the semiconductor device includes forming a first mask on a substrate, firstly etching the substrate using the first mask to form a first sidewall of a fin, forming a second mask which is different from the first mask on the substrate, secondly etching the substrate using the second mask to form a second sidewall of the fin.

Abstract translation: 提供了一种半导体器件及其制造方法。 制造半导体器件的方法包括在衬底上形成第一掩模，首先使用第一掩模蚀刻衬底以形成鳍的第一侧壁，形成与衬底上的第一掩模不同的第二掩模，其次蚀刻 所述基板使用所述第二掩模以形成所述翅片的第二侧壁。

公开(公告)号：KR101265178B1

公开(公告)日：2013-05-15

申请号：KR1020110141745

申请日：2011-12-23

Applicant: 서울대학교산학협력단

Inventor： 박병국

IPC: H01L33/00

CPC classification number: H01L33/02 ,  H01L33/26

Abstract: PURPOSE: An electroluminescence device using an indirect band-gap semiconductor is provided to integrally form an optical device and a circuit device by using the indirect band-gap semiconductor as a light emitting layer at room temperature. CONSTITUTION: An indirect band-gap semiconductor layer(110) includes a Γ-valley having the local minimum value of a Γ-point conduction band in an E-k diagram. A direct band-gap semiconductor layer(120) is formed by the heterojunction of the indirect band-gap semiconductor layer. The direct band-gap semiconductor layer supplies electrons to the Γ-valley of the indirect band-gap semiconductor layer. The indirect band-gap semiconductor layer is used as a light emitting layer for recombination of the electrons. The direct band-gap semiconductor layer is doped with an n-type impurity.

Abstract translation: 目的：提供使用间接带隙半导体的电致发光器件，以在室温下通过使用间接带隙半导体作为发光层来一体地形成光学器件和电路器件。 构成：间接带隙半导体层（110）包括在E-k图中具有Γ点导带的局部最小值的Γ谷。 通过间接带隙半导体层的异质结形成直接带隙半导体层（120）。 直接带隙半导体层向间接带隙半导体层的Γ谷提供电子。 间接带隙半导体层用作用于电子复合的发光层。 直接带隙半导体层掺杂有n型杂质。

公开(公告)号：KR101263313B1

公开(公告)日：2013-05-15

申请号：KR1020110106525

申请日：2011-10-18

Applicant: 서울대학교산학협력단

Inventor： 박병국 ,  김윤 ,  서주연

IPC: H01L27/115 ,  H01L21/8247

Abstract: 본발명은낸드플래시메모리어레이및 그제조방법에관한것으로, 더욱상세하게는수직으로적층된복수개의스트링선택라인들을구비함으로써, 각층을기존낸드동작방식으로구동할수 있어주변회로와의호환성을높일수 있게되었고, 층선택을위한추가면적을최소화시킬수 있게된 효과가있으며, 반도체기판으로부터적층매개층을이용한에피텍시로성장시킨단결정반도체층으로액티브라인을형성하고, 수평및 수직이격거리를공정상얼마든지조절가능하므로, 용이하게수직으로적층된스트링선택라인들을형성할수 있는효과도있다.

公开(公告)号：KR1020130045104A

公开(公告)日：2013-05-03

申请号：KR1020110109571

申请日：2011-10-25

Applicant: 에스케이하이닉스 주식회사 ,  서울대학교산학협력단

Inventor： 이송주 ,  박정수 ,  김현우 ,  박병국

IPC: H01L21/336 ,  H01L29/78

CPC classification number: H01L29/66356 ,  H01L29/7391 ,  H01L29/66045 ,  H01L29/66712

Abstract: PURPOSE: A method for manufacturing a semiconductor device is provided to simplify an asymmetric device forming process by removing a barrier layer forming process. CONSTITUTION: A conductive pattern is formed on the upper side of a semiconductor substrate. A first junction region is formed on the semiconductor substrate by implanting impurity ions using the conductive pattern as a mask. The conductive pattern and a first insulation layer(125) are formed on the upper side of the first junction region. The first insulation layer is planarized. The sidewall of the first insulation layer is exposed by etching the upper side of the conductive pattern. A spacer(130) is formed on the sidewall of the first insulation layer on the upper side of the conductive pattern. A gate pattern(115c) is formed by etching the conductive pattern using the spacer as an etch mask. A second junction region is formed on the semiconductor substrate by using the gate pattern as the mask.

Abstract translation: 目的：提供一种用于制造半导体器件的方法，以通过去除阻挡层形成工艺来简化非对称器件形成工艺。 构成：在半导体衬底的上侧形成导电图案。 通过使用导电图案作为掩模注入杂质离子，在半导体衬底上形成第一结区。 导电图案和第一绝缘层（125）形成在第一接合区域的上侧。 第一绝缘层被平坦化。 通过蚀刻导电图案的上侧来暴露第一绝缘层的侧壁。 在导电图案的上侧的第一绝缘层的侧壁上形成间隔物（130）。 通过使用间隔物作为蚀刻掩模蚀刻导电图案来形成栅极图案（115c）。 通过使用栅极图案作为掩模，在半导体衬底上形成第二结区。