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公开(公告)号：KR1020060064980A
公开(公告)日：2006-06-14
申请号：KR1020040103679
申请日：2004-12-09
Applicant: 한국전자통신연구원
IPC: H03D7/12
Abstract: 본 발명은 주파수 혼합기에 관한 것으로, 보다 상세하게는 소오스 단자가 접지되는 전계효과 트랜지스터와, 상기 전계효과 트랜지스터의 드레인 단자에 연결되어 LO 신호를 제공받아 소정의 LO 주파수 대역의 신호를 상기 전계효과 트랜지스터에 제공하기 위한 LO 정합부와, 상기 전계효과 트랜지스터의 게이트 단자에 연결되어 RF 신호를 제공받아 소정의 RF 대역의 신호를 상기 전계효과 트랜지스터에 제공하기 위한 RF 정합부와, 상기 전계효과 트랜지스터의 게이트 단자에 연결되어 DC 바이어스를 공급하기 위한 게이트 바이어스부와, 상기 전계효과 트랜지스터의 드레인 단자에 연결되어 DC 바이어스를 공급하기 위한 드레인 바이어스부와, 상기 전계효과 트랜지스터의 드레인 단자에 연결되어 상기 LO 신호와 상기 RF 신호가 혼합된 IF 신호를 제공받아 소정의 IF 대역의 신호를 출력단자에 출력하기 위한 IF 정합부를 포함함으로써, 마이크로파 또는 밀리미터파 대역의 혼합기에 용이하게 사용할 수 있고, 혼합기의 LO 삽입 손실을 감소시키며, DC 전력 소모를 감소시킴과 동시에 저주파수 대역의 불요신호의 영향을 차단할 수 있는 효과가 있다.
주파수 혼합기, 전계효과 트랜지스터, 드레인 바이어스부, RF 정합부, LO 정합부, IF 정합부-
公开(公告)号：KR1020060061043A
公开(公告)日：2006-06-07
申请号：KR1020040099904
申请日：2004-12-01
Applicant: 한국전자통신연구원
IPC: H01L21/336
Abstract: 본 발명은 반도체 소자의 티형 게이트 제조방법에 관한 것으로, 보다 상세하게는 기판 상부의 소정 영역이 노출되도록 제1 감광막 패턴을 형성하는 단계와, 노출된 상기 기판의 일부분이 노출되도록 상기 노출된 기판 및 상기 제1 감광막 패턴 상에 제2 감광막 패턴을 형성하는 단계와, 상기 결과물의 전체 상부면에 소정 두께의 금속층을 형성하는 단계와, 상기 제1,2 감광막 패턴 및 상기 제2 감광막 패턴의 상부에 형성된 금속층을 제거하는 단계를 포함함으로써, 종래의 티형 게이트 전극 형성 방법보다 간단한 공정을 통한 공정단가 절감과 공정 시간의 단축으로 생산성을 크게 증대시킬 수 있으며, 종래의 티형 게이트 전극 형성 방법보다 게이트 길이를 작게 할 수 있으므로 고주파 특성을 월등하게 향상시킬 수 있는 효과가 있다.
고전자 이동도 트랜지스터(HEMT), 티형 게이트, 전자빔 리소그라피, 광 리소그라피, 화합물 반도체-
公开(公告)号：KR102219400B1
公开(公告)日：2021-02-26
申请号：KR1020150120212
申请日：2015-08-26
Applicant: 한국전자통신연구원
Abstract: 반도체채널저항의등가회로를구성하는방법은, 반도체채널저항의제 1 전극및 제 2 전극을정의하는단계, 상기제 1 전극및 상기제 2 전극사이에연결되는수동소자부를정의하는단계및 상기수동소자부내 상기적어도두 개의수동소자의파라미터값을각각결정하는단계를포함한다. 여기에서, 상기수동소자부는병렬연결된적어도두 개의수동소자를포함한다. 따라서, 주파수변화에도불구하고반도체채널저항의특성을정확히나타낼수 있다.
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公开(公告)号：KR101848244B1
公开(公告)日：2018-05-29
申请号：KR1020110133715
申请日：2011-12-13
Applicant: 한국전자통신연구원
IPC: H01L21/338 , H01L29/812
CPC classification number: H01L29/0649 , H01L21/28593 , H01L29/402 , H01L29/42316 , H01L29/66462 , H01L29/7786
Abstract: 본발명은계단형게이트전극을포함하는반도체소자및 그제조방법에관한것이다. 본발명의일 실시예에의한반도체소자의제조방법은, 다수의에피택셜층(epitaxial layer) 구조의반도체기판상에캡층(cap layer)을형성하고상기캡층의일부를식각하여활성영역을형성하는단계, 상기활성영역과상기캡층상에제 1 질화막, 제 2 질화막및 게이트형성을위한레지스트패턴을순차적으로형성하는단계, 상기레지스트패턴을통해상기제 2 질화막과상기제 1 질화막을순차적으로식각하고상기레지스트패턴을제거하여계단형의게이트절연막패턴을형성하는단계, 상기제 2 질화막상에게이트헤드패턴을형성하는단계, 상기게이트절연막패턴을통해상기반도체기판최상부의쇼트키층일부를식각하여언더컷(under-cut) 영역을형성하는단계, 상기게이트절연막패턴과상기게이트헤드패턴을통해내열성금속을증착하여계단형의게이트전극을형성하는단계및 상기게이트헤드패턴을제거하고절연막을증착하는단계를포함한다.
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Patent Agency Ranking
公开(公告)号：KR101857214B1
公开(公告)日：2018-05-14
申请号：KR1020110139142
申请日：2011-12-21
Applicant: 한국전자통신연구원
IPC: H04B1/06
Abstract: 본발명은하나의기판에다채널안테나를포함하는빔스캔수신기를구현함으로써면적을줄이고제작비용을절감할수 있는다채널빔스캔수신기에관한것이다. 본발명의일 실시예에의한다채널빔스캔수신기는, 다채널안테나, 상기다채널안테나를통해수신한다수의신호중 하나를선택하는스위치, 상기스위치에서선택된신호를 1차증폭하는제 1 저잡음증폭기, 상기 1차증폭된신호를필터링(filtering)하는대역통과필터, 상기필터링된신호를 2차증폭하는제 2 저잡음증폭기및 상기 2차증폭된신호를전압으로변환하는검출기를포함한다.
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公开(公告)号：KR1020170106576A
公开(公告)日：2017-09-21
申请号：KR1020160029526
申请日：2016-03-11
Applicant: 한국전자통신연구원
CPC classification number: H01L2224/49175
Abstract: 본발명은전력소자가구비된기판에관한것이다. 본발명에따르면, 한쌍의제1 마커및 한쌍의제2 마커가형성된메탈캐리어, 상기메탈캐리어상에구비되며, 입력단이상기한 쌍의제1 마커중 어느하나에대응되고, 출력단이상기한 쌍의제1 마커중 나머지하나에대응되도록배치되는전력소자, 상기전력소자의일 측에배치되는입력정합부및 상기전력소자의타 측에배치되는출력정합부를포함하며, 상기한 쌍의제2 마커는상기한 쌍의제1 마커의외측에형성되고, 상기입력정합부의일 측면은상기제2 마커중 어느하나에대응되도록배치되며, 상기출력정합부의일 측면은상기제2 마커중 나머지하나에대응되도록배치되는, 전력소자가구비된기판이제공된다.
Abstract translation: 具有电源的基板技术领域本发明涉及一种设有电源的基板。 根据本发明，一对第一标记物和一对金属载体2，一标记形成时，它被设置在所述金属载体上，该输入级移相器对第一标记中的一个的相应的一个，输出移相器对第一 并且输出匹配部分设置在电源的另一侧上，其中该对第二标记布置在电源的另一侧上， 其中，所述输入匹配单元的一侧对应于所述第二标记中的一个，所述输出匹配单元的一侧对应于所述第二标记中的另一个， 提供衬底。
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公开(公告)号：KR1020170095453A
公开(公告)日：2017-08-23
申请号：KR1020160016412
申请日：2016-02-12
Applicant: 한국전자통신연구원
CPC classification number: H01Q9/0407 , H01Q1/50 , H01Q9/0442
Abstract: 본발명은패치안테나에관한것으로, 본발명의일 실시예에따른패치안테나는, 복수의유전체층들이적층된다층기판; 상기다층기판의중심영역의외부에서, 상기복수의유전체층들사이에개재된적어도하나의금속패턴층; 상기다층기판의상부면상에배치되고, 상기중심영역내에위치하는안테나패치; 상기다층기판의하부면에배치된접지층; 상기복수의유전체층들을관통하여상기금속패턴층과상기접지층을전기적으로연결하고, 상기중심영역을에워싸는복수의연결비아패턴들; 상기다층기판의상부면상에배치되고상기중심영역외부에위치하는제1 전송선로부와, 상기다층기판의상부면상에배치되고상기중심영역내에위치하는제2 전송선로부를포함하는전송선로; 및상기다층기판의중심영역내에서상기제2 전송선로부의아래에위치하는임피던스변환기를포함할수 있다.
Abstract translation: 本发明涉及贴片天线，并且根据本发明实施例的贴片天线包括：堆叠的多个介电层; 至少一个金属图案层，介于多层基板的中心区域外的多个介电层之间; 天线贴片，设置在所述多层基板的上表面上并位于所述中央区域中; 设置在多层基板的下表面上的接地层; 多个连接通孔图案，其通过所述多个电介质层电连接所述金属图案层和所述接地层并且围绕所述中心区域; 第一传输线部分，其设置在所述多层基板的上表面上并且位于所述中心区域的外侧;以及第二传输线部分，其设置在所述多层基板的上表面上并且位于所述中央区域中; 以及位于多层衬底的中心区域内的第二传输线部分下方的阻抗转换器。
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公开(公告)号：KR1020170059520A
公开(公告)日：2017-05-31
申请号：KR1020150163258
申请日：2015-11-20
Applicant: 한국전자통신연구원
IPC: H01L29/43 , H01L29/778 , H01L29/45 , H01L29/772 , H01L21/02
Abstract: 본발명의실시예에따른전계효과트랜지스터는서로마주하는제1 면및 제2 면을포함하는활성층; 상기활성층의상기제1 면상에형성되고, 상기활성층의상기제1 면을노출하는제1 개구영역을포함하는캡핑층; 상기캡핑층상에형성된소스오믹전극및 드레인오믹전극; 상기활성층의상기제1 면상부에배치되고, 상기제1 개구영역내부에배치된일부를포함하는전면게이트; 상기활성층의상기제2 면상부에배치되고, 상기소스오믹전극및 상기드레인오믹전극사이의상기활성층의상기제2 면을노출하는제2 개구영역을포함하는반도체기판; 및상기활성층의상기제2 면상부에배치되고, 상기제2 개구영역내부에배치되어상기전면게이트에중첩된후면게이트를포함할수 있다.
Abstract translation: 根据本发明实施例的场效应晶体管包括：有源层，包括彼此面对的第一表面和第二表面; 覆盖层，形成在有源层的第一表面上并且包括暴露有源层的第一表面的第一开口区域; 形成在覆盖层上的源欧姆电极和漏欧姆电极; 布置在有源层的第一侧上并且包括设置在第一开口区内的部分的前栅极; 半导体衬底，所述半导体衬底设置在所述有源层的所述第二表面上并且包括暴露所述源极欧姆电极和所述漏极欧姆电极之间的所述有源层的所述第二表面的第二开口区域; 以及布置在有源层的第二侧之上并设置在第二开口区域内以与前栅极重叠的后栅极。
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公开(公告)号：KR1020160001744A
公开(公告)日：2016-01-07
申请号：KR1020140078693
申请日：2014-06-26
Applicant: 한국전자통신연구원
IPC: H01L29/778 , H01L21/336
CPC classification number: H01L21/28264 , H01L29/2003 , H01L29/407 , H01L29/42316 , H01L29/4236 , H01L29/452 , H01L29/51 , H01L29/513 , H01L29/517 , H01L29/518 , H01L29/66462 , H01L29/7786
Abstract: 본발명의일 실시예에따른반도체소자는, 기판, 상기기판위에형성되는활성층, 상기활성층위에형성되며제1 개구부를갖는보호층, 상기보호층위에형성되는소스전극, 구동게이트전극및 드레인전극및 상기제1 개구부위에형성되는제1 추가게이트전극을포함하며, 상기소스전극, 상기드레인전극및 상기구동게이트전극에각각인가되는전압으로인해상기활성층, 상기보호층및 상기구동게이트전극에전기장이인가되며, 상기제1 추가게이트전극은상기활성층, 상기보호층및 상기구동게이트전극중 적어도일부에인가되는전기장의크기를감쇄시킨다.
Abstract translation: 根据本发明的一个实施例的半导体器件包括：衬底; 形成在所述基板上的有源层; 形成在有源层上并具有第一开口单元的保护层; 源电极，驱动栅电极和形成在保护层上的漏电极; 以及形成在所述第一开口单元上的第一附加栅电极。 通过分别施加到源电极，漏电极和驱动栅电极的电压，向有源层，保护层和驱动栅电极施加电场。 第一附加栅电极衰减施加到有源层，保护层和驱动栅电极的至少一部分的电场的尺寸。
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