公开(公告)号：KR1020070018361A

公开(公告)日：2007-02-14

申请号：KR1020050072997

申请日：2005-08-09

Applicant: 삼성전자주식회사

Inventor： 정종완 ,  이덕형

IPC: H01L27/146

CPC classification number: H01L27/14689 ,  H01L27/14603 ,  H01L27/14609 ,  H01L27/14643 ,  Y10S438/964

Abstract: 필 팩터(fill factor)를 감소시키지 않으면서도 플리커 노이즈를 감소시킬 수 있는 CMOS 이미지 센서 및 그 제조방법을 개시한다. 개시된 CMOS 이미지 센서는 소정 부분에 굴곡부를 갖는 액티브 영역이 한정된 반도체 기판을 포함한다. 상기 액티브 영역의 소정 부분에 트랜스퍼 게이트, 리셋 게이트, 드라이브 게이트 및 선택 게이트가 소정 거리를 두고 이격 배치된다. 상기 게이트들과 반도체 기판 사이에는 게이트 절연막이 각각 개재되어 있으며, 상기 트랜스퍼 게이트 일측의 액티브 영역에 포토 다이오드가 형성되고, 상기 트랜스퍼 게이트 타측, 상기 리셋 게이트의 양측, 상기 드라이브 게이트 양측 및 선택 게이트의 양측 각각에 접합 영역이 형성된다. 이때, 상기 드라이브 게이트는 상기 굴곡부 상부에 배치되어, 상기 드라이브 게이트의 표면적을 증대시킨다.
플리커(flicker), 소스 팔로워(source follower), 드라이브 트랜지스터, 굴곡부(recess),

Abstract translation: 公开了一种能够在不减小填充因子的情况下减少闪烁噪声的CMOS图像传感器及其制造方法。 所公开的CMOS图像传感器包括半导体衬底，该半导体衬底具有在其中限定有有源区的弯曲部分。 传输门，重置门，驱动门和选择门在有源区的预定部分彼此间隔预定距离。 其中，栅极与半导体衬底之间形成有栅极，光敏二极管形成在传输栅极一侧的有源区域中，传输栅极的另一侧， 每个都形成一个连接区域。 此时，驱动门设置在弯曲部分的上方以增大驱动门的表面积。

公开(公告)号：KR100607409B1

公开(公告)日：2006-08-02

申请号：KR1020040066530

申请日：2004-08-23

Applicant: 삼성전자주식회사

Inventor： 이선길 ,  신유균 ,  이종욱 ,  이덕형 ,  정인수 ,  이영은

IPC: H01L21/306

CPC classification number: H01L29/66636 ,  H01L21/3065 ,  H01L21/32135 ,  H01L29/165 ,  H01L29/66628

Abstract: 기판 식각 방법 및 반도체 장치 제조 방법은 반도체 물질을 식각하기 위한 제1 가스 및 상기 제1 가스의 식각 반응을 촉진하여 식각 반응 온도를 낮추며 수소를 포함하는 제2 가스를 반도체 기판 상으로 공급한 후, 상기 가스들을 이용하여 상기 반도체 기판을 식각한다. 상기 제1 가스의 예로서는 HCl, HF 등을 들 수 있고, 상기 제2 가스의 예로서는 GeH
4 , SiH
4 , Si
2 H
6 , SiH
2 Cl
2 , SiHCl
3 , PH
3 , B
2 H
6 , AsH
3 등을 들 수 있다. 상기 제2 가스는 상기 제1 가스의 분해를 촉진하므로 500 내지 700℃의 낮은 온도에서 Si, Ge 또는 SiGe로 이루어진 반도체 기판을 식각할 수 있다.

公开(公告)号：KR100549936B1

公开(公告)日：2006-05-16

申请号：KR1019980054979

申请日：1998-12-15

Applicant: 삼성전자주식회사

Inventor： 박종우 ,  이덕형

IPC: H01L21/316

Abstract: MDL(Merged DRAM and Logic)을 구성하는 디램쪽 PMOS 트랜지스터의 Vth를 낮출 수 있도록 한 반도체 소자의 듀얼 게이트 산화막 형성방법이 개시된다. 필드 산화막이 구비된 반도체 기판 상의 액티브 영역에 열산화 공정을 이용하여 제 1 게이트 산화막을 55±5Å의 두께로 형성한 뒤, 그 전면에 비정질 폴리실리콘막을 10~20Å의 두께로 형성하고, 디램 형성부를 한정하는 감광막 패턴을 마스크로 이용하여 로직 형성부의 비정질 폴리실리콘막과 제 1 게이트 산화막을 순차적으로 제거한다. 이어, 기판 표면에 잔존하는 오염물질을 제거하기 위한 습식 세정 공정을 실시하고, 열산화 공정을 이용하여 디램 형성부에 남겨진 상기 비정질 폴리실리콘막을 산화시킴과 동시에 로직 형성부에는 별도의 제 2 게이트 산화막을 성장시켜 주어, 디램 형성부에는 "제 1 게이트 산화막/산화된 비정질 폴리실리콘막"의 적층막 구조를 갖는 두꺼운 두께의 게이트 산화막을 형성하고, 로직 형성부에는 제 2 게이트 산화막의 단층막 구조를 갖는 얇은 두께의 게이트 산화막을 형성한다. 그 결과, 1) 제 1 게이트 산화막의 두께를 기존보다 낮게 가져가더라도 디램 셀 쪽에 원하는 두께의 게이트 산화막을 형성할 수 있게 되므로 디램 셀을 구성하는 PMOS 트랜지스터의 Vth를 낮출 수 있게 되고, 2) 습식 세정시 제 1 게이트 산화막의 두께 손실이 발생되지 않으므로 세정 공정으로 인해 디램 형성부의 게이트 절연막 두께가 가변되는 것을 막을 수 있게 된다.

公开(公告)号：KR100578818B1

公开(公告)日：2006-05-11

申请号：KR1020050015221

申请日：2005-02-24

Applicant: 삼성전자주식회사

Inventor： 이종욱 ,  이덕형 ,  강민구 ,  신유균

IPC: H01L21/336 ,  H01L21/24

Abstract: 높은 문턱 전압을 갖는 핀 전계 효과 트랜지스터 및 그 형성 방법에서, 상기 핀 전계 효과 트랜지스터는 기판 상에 반도체 물질로 이루어진 액티브 핀과, 상기 액티브 핀 상에 구비되는 제1 하드 마스크 패턴과, 상기 액티브 핀 측벽의 일부분에 구비되는 게이트 절연막 패턴과, 상기 기판 및 게이트 절연막 패턴의 표면 및 상기 제1 하드 마스크 패턴의 측벽 상에 구비되고, 금속 실리사이드 물질로 이루어지는 제1 도전막 패턴 및 상기 제1 도전막 패턴 양측의 액티브 핀에 구비되는 소오스/드레인을 포함한다. 상기 구조를 갖는 핀 전계 효과 트랜지스터는 동작 특성을 충분히 확보하면서도 높은 문턱 전압을 가질 수 있다.

Abstract translation: 在鳍式场效应晶体管，并具有一个高阈值电压，其中，所述鳍式场效应晶体管是第一硬掩模图案，其被提供由半导体材料制成的有源销和有源引脚上的衬底上的有源销侧壁的方法 表面和所述栅极绝缘层图案和衬底和设置在所述第一的一部分被设置在所述硬掩模图案，第一导电膜图案和所述第一导电层图案在两侧由金属硅化物材料的侧壁上的栅极绝缘膜图案 在包括在所述活性销设置的源极/漏极。 具有上述结构的鳍式场效应晶体管被充分确保，而操作特性可具有高阈值电压。

公开(公告)号：KR100568259B1

公开(公告)日：2006-04-07

申请号：KR1020040105646

申请日：2004-12-14

Applicant: 삼성전자주식회사

Inventor： 윤기석 ,  안종현 ,  이덕형 ,  강성건 ,  정공수

IPC: H01L21/76

Abstract: 필드 영역의 리세스가 감소된 트렌치 소자 분리형 반도체 장치 및 그 형성 방법을 제공한다. 트렌치 소자 분리형 반도체 장치는 액티브 영역과 필드 영역으로 정의된 반도체 기판, 필드 영역에 형성된 트렌치, 트렌치 내부를 따라 컨포말하게 형성된 산화막, 산화막을 따라 컨포말하게 형성된 라이너막, 산화막과 라이너막을 포함하는 트렌치 내부에 형성된 필드 절연막 및 필드 절연막 상에 반도체 기판 상에 단차가 발생하지 않도록 형성된 필드 보호막을 포함한다.
트렌치 소자 분리형, 필드 리세스, 필드 보호막

Abstract translation: 其中场区中的凹陷减小的沟槽元件隔离型半导体器件及其形成方法。 沟槽可移动半导体器件的沟槽，包括有源区和所述半导体衬底的场区，沟槽，形成沿着所述内的保形的沟槽的氧化膜，形成为沿着上述氧化物衬层共形在由氧化膜和衬垫膜所限定的场区域中形成的薄膜 以及在场绝缘膜上形成的场保护膜，以便不在半导体衬底上产生台阶。

公开(公告)号：KR100560664B1

公开(公告)日：2006-03-16

申请号：KR1020030041211

申请日：2003-06-24

Applicant: 삼성전자주식회사

Inventor： 이병찬 ,  최시영 ,  유종렬 ,  손용훈 ,  정인수 ,  이덕형

IPC: H01L27/108

Abstract: 매몰 절연막 패턴을 구비하는 반도체 장치 및 그 제조 방법을 제공한다. 이 장치는 반도체기판의 활성영역을 가로지르는 게이트 전극이 배치되고, 게이트 전극 양측의 활성영역에 각각 불순물확산층이 배치된다. 불순물확산층, 특히, 드레인 영역으로 사용되는 불순물확산층 아래에 매몰 절연막 패턴이 배치된다. 이로 인하여, 쇼트 채널 효과 및 펀치-쓰루 현상을 최소화할 수 있다. 또한, 이 장치는 게이트 전극이 활성영역의 상부면과 노출된 양 상부측벽들로 구성된 채널 영역을 제어하는 이중 게이트 구조일 수 있다. 그 결과, 쇼트 채널 효과 및 펀치-쓰루 현상을 더욱더 효과적으로 억제할 수 있다.

公开(公告)号：KR100560818B1

公开(公告)日：2006-03-13

申请号：KR1020040040084

申请日：2004-06-02

Applicant: 삼성전자주식회사

Inventor： 이덕형 ,  신유균 ,  이종욱

IPC: H01L29/78

CPC classification number: H01L29/7851 ,  H01L21/28052 ,  H01L29/4908 ,  H01L29/66795

Abstract: 여기에 개시되는 핀 전계효과 트랜지스터는 실리사이드로 이루어진 게이트 전극을 구비한다. 이 핀 전계효과 트랜지스터의 제조 방법은 반도체 핀을 형성한 후 반도체 핀 전면에 게이트 절연막을 형성하는 것을 포함한다. 게이트 절연막 상에 실리콘을 증착한 후 게이트 절연막이 노출될 때까지 패터닝 공정을 진행한다. 게이트 전극 양측의 반도체 핀 표면은 게이트 절연막에 의해 보호된다. 실리사이드 형성을 위한 금속박막을 형성한 후 실리사이드 공정을 진행하여 실리사이드 게이트 전극을 형성한다. 따라서 본 발명에 따르면 실리사이드 게이트 전극이 용이하게 형성되며, 문턱 전압 조절을 위한 불순물 농도를 줄일 수 있다. 또한 본 발명은 씨모스 공정에 아주 유용하게 적용될 수 있다.
핀 전계효과 트랜지스터, 듀얼 게이트, 씨모스, 실리사이드

公开(公告)号：KR1020060018171A

公开(公告)日：2006-02-28

申请号：KR1020040066530

申请日：2004-08-23

Applicant: 삼성전자주식회사

Inventor： 이선길 ,  신유균 ,  이종욱 ,  이덕형 ,  정인수 ,  이영은

IPC: H01L21/306

CPC classification number: H01L29/66636 ,  H01L21/3065 ,  H01L21/32135 ,  H01L29/165 ,  H01L29/66628

Abstract: 기판 식각 방법 및 반도체 장치 제조 방법은 반도체 물질을 식각하기 위한 제1 가스 및 상기 제1 가스의 식각 반응을 촉진하여 식각 반응 온도를 낮추며 수소를 포함하는 제2 가스를 반도체 기판 상으로 공급한 후, 상기 가스들을 이용하여 상기 반도체 기판을 식각한다. 상기 제1 가스의 예로서는 HCl, HF 등을 들 수 있고, 상기 제2 가스의 예로서는 GeH
4 , SiH
4 , Si
2 H
6 , SiH
2 Cl
2 , SiHCl
3 , PH
3 , B
2 H
6 , AsH
3 등을 들 수 있다. 상기 제2 가스는 상기 제1 가스의 분해를 촉진하므로 500 내지 700℃의 낮은 온도에서 Si, Ge 또는 SiGe로 이루어진 반도체 기판을 식각할 수 있다.

公开(公告)号：KR1020050091190A

公开(公告)日：2005-09-15

申请号：KR1020040016384

申请日：2004-03-11

Applicant: 삼성전자주식회사

Inventor： 이덕형 ,  배인덕 ,  이병찬 ,  이종욱

IPC: H01L21/336

CPC classification number: H01L29/7851 ,  H01L29/66795

Abstract: 반도체 소자의 핀 전계 효과 트랜지스터 및 그 제조방법에서, 실리콘 기판의 표면에 일체로 돌출되어 제1방향으로 연장된 액티브패턴을 형성한다. 상기 액티브패턴 상면에 제1하드마스크막이 형성되어 있고, 상기 실리콘 기판의 표면에서 상기 액티브패턴의 소정의 높이를 갖도록 소자분리막이 형성되어 있다. 상기 제1하드마스크막를 감싸면서 제2방향으로 연장된 게이트 구조물과 상기 게이트 구조물과 겹치는 상기 액티브패턴의 일부를 제외한 나머지부분의 양측면에 전체적으로 연결된 고농도의 반도체막를 구비한다. 상기 게이트 구조물이 겹치는 상기 액티브패턴의 일부를 제외한 나머지부분, 즉 소스/드레인영역에 전체적으로 연결된 고농도의 반도체막이 형성됨으로 접촉면적을 확장하여 저항을 효과적으로 낮출 수 있어 높은 성능 및 빠른 스피드를 구현할 수 있다.

公开(公告)号：KR100515061B1

公开(公告)日：2005-09-14

申请号：KR1020030076960

申请日：2003-10-31

Applicant: 삼성전자주식회사

Inventor： 손용훈 ,  최시영 ,  이병찬 ,  이덕형 ,  정인수

IPC: H01L21/336

CPC classification number: H01L29/7851 ,  H01L21/823431 ,  H01L27/12 ,  H01L29/66795

Abstract: 본 발명은 핀 전계 효과 트랜지스터를 갖는 반도체 소자 및 그 형성 방법을 제공한다. 핀 활성영역의 상면이 노출되도록 그것의 측벽에 예비 라이너 및 소자분리막을 차례로 형성한다. 핀 활성영역의 노출된 상면에 캐핑 절연막을 형성하고, 예비 라이너를 선택적으로 리세스하여 핀 활성영역의 상부측벽을 노출시킨다. 캐핑 절연막은 노출된 상부측벽에 형성된 게이트 절연막에 비하여 두꺼운 두께를 갖는다. 이로써, 채널의 코너 부분에 의한 험프현상등을 최소화할 수 있다.