-
公开(公告)号：US4626827A
公开(公告)日：1986-12-02
申请号：US475405
申请日：1983-03-15
Applicant: Masatsugu Kitamura , Mitsuaki Tanaka , Hiroyuki Takekura
Inventor： Masatsugu Kitamura , Mitsuaki Tanaka , Hiroyuki Takekura
CPC classification number: H03M1/00 , H04B14/046 , H03M2201/02 , H03M2201/162 , H03M2201/196 , H03M2201/198 , H03M2201/20 , H03M2201/3115 , H03M2201/4105 , H03M2201/4135 , H03M2201/4225 , H03M2201/4233 , H03M2201/4262 , H03M2201/531 , H03M2201/532 , H03M2201/534 , H03M2201/535 , H03M2201/648 , H03M2201/712 , H03M2201/715 , H03M2201/8128 , H03M2201/834
Abstract: A data compression system comprises an analog-to-digital converter for quantizing the analog signal at a first sampling frequency into a series of digital samples and a memory for storing the digital samples. A control circuit generates a sampling datum indicating a variable sampling frequency lower than the first sampling frequency as a function of the instantaneous frequency of the analog signal for selecting digital samples from the memory, reads the selected digital samples out of the memory means in response to the sampling datum, and forms the sampling datum and the selected digital samples into a data set. A series of data sets may be transmitted to a receiving end of the system or stored in a recording medium. The sampling datum is used to indicate the point at which the digital sample is converted to a corresponding analog value.
Abstract translation: 数据压缩系统包括用于将第一采样频率的模拟信号量化成一系列数字样本的模数转换器和用于存储数字样本的存储器。 控制电路根据用于从存储器中选择数字样本的模拟信号的瞬时频率的函数产生指示低于第一采样频率的可变采样频率的采样数据，以响应于从存储器装置读出所选择的数字样本 采样数据，并将采样数据和所选择的数字样本组成数据集。 一系列数据集可以传送到系统的接收端或存储在记录介质中。 采样数据用于指示数字采样转换为相应模拟值的点。
-
公开(公告)号：JP6013013B2
公开(公告)日：2016-10-25
申请号：JP2012096543
申请日：2012-04-20
Applicant: 東芝メディカルシステムズ株式会社
Inventor： グレゴリー・ジェイ・マン , ジン チャン ワン
CPC classification number: G01T1/17 , H03M1/00 , H03M1/12 , H03M2201/4233
-
公开(公告)号：JP2015522967A
公开(公告)日：2015-08-06
申请号：JP2015510694
申请日：2013-03-25
Applicant: ローベルト ボツシユ ゲゼルシヤフト ミツト ベシユレンクテル ハフツングRobert Bosch Gmbh , ローベルト ボツシユ ゲゼルシヤフト ミツト ベシユレンクテル ハフツングRobert Bosch Gmbh
Inventor： ヴーハート トーマス , ヴーハート トーマス , カーリシュ マティアス , カーリシュ マティアス
CPC classification number: H03M1/0626 , G01D3/08 , H03M1/0629 , H03M1/1095 , H03M1/12 , H03M1/1245 , H03M1/183 , H03M2201/4233 , H04B1/40 , H04L5/0007 , H04L7/042 , H04L25/00 , H04L25/03038 , H04L27/2647
Abstract: 本発明では、標本化周波数f(17)でアナログ信号(16)を標本化するステップと、妨害振幅(20)が存在するか否かを判定するステップとを有する、標本化プロセスの妨害除去方法を提供する。この妨害除去方法は、妨害振幅(20)が存在する場合に標本化周波数f(17)を増大または減少させ、この増大または現象した標本化周波数で前記アナログ信号(16)の標本化ステップを再度行うことを特徴とする。本願ではさらに、前記妨害除去方法を実施するための装置も対象とする。
Abstract translation: 在本发明中，步骤a，并确定干扰幅度（20）是否存在，干扰去除采样过程的方法的一个步骤，其在采样频率f采样模拟信号（16）（17） 提供。 的干扰消除方法，提高或降低采样频率f（17）时的干扰幅度（20）存在时，在模拟信号的采样步骤的增加或行为的采样频率（16）再次 和执行。 除了本还涉及装置用于执行干扰去除方法。
-
公开(公告)号：JPWO2013069173A1
公开(公告)日：2015-04-02
申请号：JP2013542803
申请日：2012-06-29
Applicant: パナソニックIpマネジメント株式会社
IPC: H03K5/26
CPC classification number: G04F10/005 , H03L7/0814 , H03L7/087 , H03L7/18 , H03M1/00 , H03M1/12 , H03M1/18 , H03M2201/4233
Abstract: エッジ検出手段(2)は、リング発振器(1)の複数の位相信号がクロック入力される複数のフリップフロップ(FF)手段、それらを入力信号のエッジタイミングでリセット解除するリセット手段、複数のFF手段の出力信号を論理演算する論理演算手段を有する。位相状態検出手段(3)は、複数のFF手段の出力信号に基づいて入力信号のエッジタイミングにおけるリング発振器の位相状態を検出する。時間差デジタル変換手段(4)は、入力信号と論理演算手段の出力信号とのエッジ間隔をデジタル変換する。ラッチ手段(7)は、入力信号のエッジタイミングで、リング発振器の出力信号の周回数をカウントするカウンタ手段(6)の値をラッチする。演算手段(8)は、ラッチ手段、位相状態検出手段、および時間差デジタル変換手段の各出力信号から、入力される信号のデジタル値を算出する。
Abstract translation: 边缘检测装置（2）包括多个多个触发器（FF）的装置的相位信号被提供时钟，重置装置，用于在释放复位在环形振荡器的它们的输入信号的边缘定时（1），多个FF手段 具有逻辑操作装置，用于在逻辑上计算的输出信号。 相状态检测装置（3）检测在基于多个FF的装置的输出信号的输入信号的边缘时刻的环形振荡器的相位状态。 时间差数转换装置（4），该输入信号的输出信号的边缘间隔的数字转换和逻辑运算装置。 锁定装置（7）是在输入信号的边缘定时，用于计数环形振荡器的输出信号的匝数锁存计数器装置（6）的值。 计算装置（8），闩锁装置，所述相位状态检测装置，和从所述时间差数转换装置的输出信号来计算所述输入信号的数字值。
-
Patent Agency Ranking
公开(公告)号：KR101721602B1
公开(公告)日：2017-03-30
申请号：KR1020150155741
申请日：2015-11-06
Applicant: 홍익대학교 산학협력단
Inventor： 김종선
CPC classification number: H03L7/0814 , H03K5/1565 , H03L7/0891 , H03L7/0895 , H03L7/18 , H03M1/56 , H03M2201/4233
Abstract: 본발명은타임투 디지털컨버터기반완전디지털지연고정루프회로및 그제어방법에관한것으로서, 입력클록과출력클록사이의위상차이를비교하여위상반전록킹알고리즘의사용여부를판단하여입력클록또는반전된입력클록을출력하는위상반전록킹제어회로; 및상기위상반전록킹제어회로의출력단에연결되며, 위상반전록킹제어회로의출력신호및 제어신호를입력받아위상동기화를수행하는위상동기화부;를포함하며, 상기위상동기화부는상기위상반전록킹제어회로에서출력되는입력클록또는반전된입력클록을입력받아, 입력클록과출력클록사이의위상에러를감소시키는디지털제어지연라인을포함하며, 상기디지털제어지연라인은각 유닛출력과입력클록을비교하여코오스록 포인트(coarse lock point)를검색함으로써, 타임투 디지털컨버터에기초하여위상에러를제거하는코오스디지털지연라인; 및입력클록과출력클록을비교하여 2진검색으로위상에러를제거하는파인디지털지연라인을포함하는타임투 디지털컨버터기반완전디지털지연고정루프회로및 그제어방법이제공된다.
Abstract translation: 基于时间 - 数字转换器的全数字延迟锁定环电路及其控制方法技术领域本发明涉及一种基于时间 - 数字转换器的全数字延迟锁定环电路及其控制方法， 一个倒相锁定控制电路，用于输出一个倒相锁定控制信号; 和相移锁连接到所述控制电路的输出端，相移的锁定控制接收输出信号和所述电路的控制信号，用于执行相位同步的相位同步部;包括相位同步部分的相移锁控制电路 以及数字控制延迟线，用于接收来自数字控制延迟线的输入时钟或反相输入时钟输出并减少输入时钟与输出时钟之间的相位误差， 粗数字延迟线，用于通过搜索粗锁定点来基于时间数字转换器去除相位误差; 还有一个精密的数字延迟线，它将输入时钟和输出时钟进行比较，以消除二进制搜索中的相位误差，并提供一种控制它的方法。
-
公开(公告)号：KR101655877B1
公开(公告)日：2016-09-09
申请号：KR1020140046184
申请日：2014-04-17
Applicant: 연세대학교 산학협력단
CPC classification number: G04F10/005 , H03L7/0891 , H03L7/0895 , H03M1/00 , H03M1/12 , H03M1/1225 , H03M2201/4233
Abstract: 본발명은시간디지털변환기에관한것으로, 시간디지털변환기는, 순환구조로연결되고인에이블(enable) 신호에따라동작하는복수의제1 지연셀을포함하는제1 게이티드링오실레이터(gated ring oscillator); 순환구조로연결되고인에이블신호에따라동작하는복수의제2 지연셀을포함하는제2 게이티드링오실레이터; 제1 게이티드링오실레이터에서순환하는제1 순환신호에대해소정의위상차를갖도록, 제2 게이티드링오실레이터에서순환하는제2 순환신호의위상을조절하는위상조절부; 및복수의제1 지연셀 및복수의제2 지연셀의출력신호들을샘플링하여인에이블신호의지속시간에대응하는디지털값을출력하는디지털변환부를포함한다.
-
公开(公告)号：KR1020150121291A
公开(公告)日：2015-10-29
申请号：KR1020140046184
申请日：2014-04-17
Applicant: 연세대학교 산학협력단
CPC classification number: G04F10/005 , H03L7/0891 , H03L7/0895 , H03M1/00 , H03M1/12 , H03M1/1225 , H03M2201/4233
Abstract: 본발명은시간디지털변환기에관한것으로, 시간디지털변환기는, 순환구조로연결되고인에이블(enable) 신호에따라동작하는복수의제1 지연셀을포함하는제1 게이티드링오실레이터(gated ring oscillator); 순환구조로연결되고인에이블신호에따라동작하는복수의제2 지연셀을포함하는제2 게이티드링오실레이터; 제1 게이티드링오실레이터에서순환하는제1 순환신호에대해소정의위상차를갖도록, 제2 게이티드링오실레이터에서순환하는제2 순환신호의위상을조절하는위상조절부; 및복수의제1 지연셀 및복수의제2 지연셀의출력신호들을샘플링하여인에이블신호의지속시간에대응하는디지털값을출력하는디지털변환부를포함한다.
Abstract translation: 时间数字转换器技术领域本发明涉及时间数字转换器。 时间数字转换器包括：第一选通环形振荡器，其包括以循环结构连接并根据使能信号操作的多个第一延迟单元; 第二选通环形振荡器，其包括以循环结构连接并根据使能信号操作的多个第二延迟单元; 相位调整部，其调节在所述第二选通环形振荡器中循环的第二循环信号的相位，以与在所述第一选通环形振荡器中循环的所述第一循环信号具有一定的相位差; 以及数字转换部件，其通过对多个第一延迟单元和多个第二延迟单元的输出信号进行采样来响应于使能信号的持续时间输出数字值。
-
公开(公告)号：KR101202742B1
公开(公告)日：2012-11-19
申请号：KR1020110031310
申请日：2011-04-05
Applicant: 연세대학교 산학협력단
CPC classification number: G04F10/005 , G04F10/00 , H03M1/00 , H03M1/12 , H03M1/1225 , H03M2201/4233 , H04L7/033
Abstract: One embodiment of the present invention provides a time-to-digital (TDC) converter, comprising: a means for receiving a start signal and a stop signal; a means for generating n number of first delayed start signals (where n is an integer of 2 or more) in 1 time unit increments of delayed start signals; a means for generating a first delayed start signal and an output byte according to the logic level of the stop signal; a coarse TDC which generates a second delayed start signal, which is 1 delayed start signal selected from among the first delayed start signals, that has been shortened to less than the 1 time unit increment; a means for receiving the second delayed start signal generated by the coarse TDC and the stop signal; and a fine TDC for measuring the time difference between the second delayed start signal and the stop signal as a second time unit. According to the present invention, linearity and reliability can be improved by extending the measurement range of a fine time-to-digital converter and ensuring fast operation speed and high accuracy.
-
公开(公告)号：KR1020120113546A
公开(公告)日：2012-10-15
申请号：KR1020110031310
申请日：2011-04-05
Applicant: 연세대학교 산학협력단
CPC classification number: G04F10/005 , G04F10/00 , H03M1/00 , H03M1/12 , H03M1/1225 , H03M2201/4233 , H04L7/033
Abstract: PURPOSE: A TDC(time to digital converter) and a converting method is provided to maintain linearity by expanding a measurement range of a fine time-to-digital converter. CONSTITUTION: A coarse TDC(1000) comprises a plurality of delay cells(1110-11n0) and a plurality of bit detectors(1210-12n0). The plurality of delay cells receives an input signal, respectively. The plurality of delay cells delays the received input signal during predetermined time. The plurality of bit detectors receives a delayed start signal and stop signal, respectively. The plurality of bit detectors determines an output bit according to a logic level of the received delayed start signal and stop signal, respectively. An encoder(10) receives output bits from the bit detectors of the coarse TDC. The encoder outputs the coarse time between the stop signal and the start signal according to the value of the output bit. [Reference numerals] (10) Encoder; (1210) First bit detector; (1220) Second bit detector; (12n0) Third bit detector; (SP) (stop signal); (SS) (start signal)
Abstract translation: 目的：提供TDC（时间到数字转换器）和转换方法，通过扩展精细时间 - 数字转换器的测量范围来保持线性度。 构成：粗TDC（1000）包括多个延迟单元（1110-11n0）和多个位检测器（1210-12n0）。 多个延迟单元分别接收输入信号。 多个延迟单元在预定时间内延迟所接收的输入信号。 多个位检测器分别接收延迟的起始信号和停止信号。 多个位检测器分别根据所接收的延迟起始信号和停止信号的逻辑电平来确定输出位。 编码器（10）从粗TDC的位检测器接收输出位。 编码器根据输出位的值输出停止信号和起始信号之间的粗略时间。 （附图标记）（10）编码器; （1210）第一位检测器; （1220）第二位检测器; （12n0）第三位检测器; （SP）（停止信号）; （SS）（启动信号）
-
-
-
-
-
-
-
-
Search Results
79
records
(took 0.019 seconds)
