公开(公告)号：KR100366634B1

公开(公告)日：2003-01-09

申请号：KR1020000063438

申请日：2000-10-27

Applicant: 삼성전자주식회사

Inventor： 박완재 ,  민경진 ,  전정식

IPC: H01L21/28

CPC classification number: H01L27/10894 ,  H01L21/76897 ,  H01L21/823425 ,  H01L21/823475 ,  H01L27/10873

Abstract: A self-aligned contact hole is formed in a cell area of a semiconductor device, and then a polysilicon layer is formed on both the cell area and a peripheral circuit area. A first etch back process is performed using a reactant etching gas, such as Cl2 gas, having a high etching rate with respect to the polysilicon layer. This first etch back process on the polysilicon layer is stopped before exposing the top surface of a capping layer in the peripheral circuit area, thereby leaving a thin polysilicon film on the capping layer. A second etch back process is then performed to form a polysilicon node filling the self-aligned contact hole in the cell area. In the second etch back process, an etching reactant gas, such as HBr gas, is used, which has a high etching selectivity of polysilicon with respect to the capping layer.

Abstract translation: 在半导体器件的单元区域中形成自对准接触孔，然后在单元区域和外围电路区域上形成多晶硅层。 使用相对于多晶硅层具有高蚀刻速率的诸如Cl 2气体的反应物蚀刻气体来执行第一回蚀工艺。 在暴露外围电路区域中的覆盖层的顶表面之前停止对多晶硅层的该第一回蚀工艺，由此在覆盖层上留下薄多晶硅膜。 然后执行第二回蚀刻工艺以形成填充单元区域中的自对准接触孔的多晶硅节点。 在第二回蚀工艺中，使用诸如HBr气体的蚀刻反应气体，其相对于覆盖层具有多晶硅的高蚀刻选择性。

公开(公告)号：KR1020020095729A

公开(公告)日：2002-12-28

申请号：KR1020010033912

申请日：2001-06-15

Applicant: 삼성전자주식회사

Inventor： 홍진 ,  전정식 ,  주병선 ,  최철준 ,  민경진

IPC: H01L21/336

Abstract: PURPOSE: A MOS transistor for semiconductor device and a method for manufacturing the same are provided to prevent damage of a gate sidewall while forming a MOS transistor. CONSTITUTION: A source/drain region(120) is formed on a semiconductor substrate(100). A polysilicon layer(141) and a tungsten layer(143) are sequentially formed on the semiconductor substrate. An insulation layer(160) for protection is formed at at least one of the sidewalls of the polysilicon layer and the tungsten layer. A gate insulation layer(130) is formed to isolate a gate(140) and the silicon of the semiconductor substrate.

Abstract translation: 目的：提供一种用于半导体器件的MOS晶体管及其制造方法，以在形成MOS晶体管时防止栅极侧壁的损坏。 构成：在半导体衬底（100）上形成源/漏区（120）。 在半导体衬底上依次形成多晶硅层（141）和钨层（143）。 用于保护的绝缘层（160）形成在多晶硅层和钨层的至少一个侧壁上。 形成栅极绝缘层（130）以隔离栅极（140）和半导体衬底的硅。

公开(公告)号：KR100351058B1

公开(公告)日：2002-09-05

申请号：KR1020000065258

申请日：2000-11-03

Applicant: 삼성전자주식회사

Inventor： 전정식 ,  김재웅 ,  김상희

IPC: H01L21/3205

Abstract: 본 발명은 반도체 소자의 금속 배선 및 그 제조방법을 개시한다. 개시된 본 발명의 반도체 소자의 금속 배선 제조방법은, 먼저, 등간격으로 이격된 게이트 전극과, 게이트 전극 사이에 접합 영역이 형성된 반도체 기판 상부에 연마된 층간 절연막을 형성한다. 그후, 게이트 전극과 대응되는 층간 절연막을 소정 깊이만큼 식각하여, 트랜치를 형성한다. 이어서, 트랜치를 구비하는 층간 절연막 표면에 단락 방지용 절연막을 형성하고, 선택된 접합 영역이 노출되도록 단락 방지용 절연막 및 층간 절연막을 식각하여, 비아홀을 형성한다. 그후, 트랜치 및 비아홀 내부에 금속 배선을 매립한다.

公开(公告)号：KR100343146B1

公开(公告)日：2002-07-05

申请号：KR1020000065049

申请日：2000-11-02

Applicant: 삼성전자주식회사

Inventor： 황홍규 ,  박영래 ,  김정엽 ,  전정식 ,  윤보언 ,  하상록

IPC: H01L21/336

Abstract: 게이트 전극용 도전층을 필드산화막에 의해 리세스(recess) 된 활성영역에 다마신 구조 형성되는 반도체 소자 및 그 형성방법을 설명한다. 본 발명에 의하면, 활성영역에서는 게이트전극용 도전층이 형성되고 비활성영역에서는 게이트 전극용 도전층이 형성되지 않기 때문에 후속공정에서 층간절연막을 증착할 때, 층간절연막의 두께를 줄여서 층간절연막 내부에서 보이드(void)가 발생하는 것을 억제하고, 활성영역의 바닥면에 선택적 성장에 의한 폴리실리콘막을 다시 성장시키기 때문에 활성영역의 바닥면에서 발생되는 마이크로 스크래치(micro scratch), 피팅(pitting) 및 스트링거의 영향을 최소화시킬 수 있다.

公开(公告)号：KR1020020034635A

公开(公告)日：2002-05-09

申请号：KR1020000065049

申请日：2000-11-02

Applicant: 삼성전자주식회사

Inventor： 황홍규 ,  박영래 ,  김정엽 ,  전정식 ,  윤보언 ,  하상록

IPC: H01L21/336

CPC classification number: H01L21/76897 ,  H01L21/28123 ,  H01L21/76832 ,  H01L21/76834 ,  H01L21/76837 ,  H01L21/823437 ,  H01L21/823481

Abstract: PURPOSE: A method for fabricating a semiconductor device having a gate electrode of a damascene structure is provided to control generation of a void in an interlayer dielectric deposited after a gate line is formed, and to minimize a defect like a micro scratch, pitting or stringer. CONSTITUTION: An insulation layer for a filed oxide layer(106) is formed in a trench formed by patterning a pad oxide layer and a polishing stop layer formed on a semiconductor substrate(100). A chemical mechanical polishing(CMP) process for forming a shallow trench isolation(STI) is performed to define an active region and an inactive region. The polishing stop layer and the pad oxide layer in the active region are removed to form a gate oxide layer. A conductive layer for a gate electrode is deposited. A CMP process is performed to make the conductive layer for the gate electrode have a damascene structure by using the filed oxide layer in the inactive region as a polishing stop layer. A silicide layer and a gate upper insulation layer are stacked and patterned on the substrate to form respective gates in the active and inactive regions. A gate line having a spacer is formed on the sidewall of the gate stack, and a polysilicon layer(120) is grown on the bottom surface of the active region by a selective growth method. An etch stop layer(122) is formed by a blanket etch method. An interlayer dielectric is formed on the semiconductor substrate having the etch stop layer and is etched back.

Abstract translation: 目的：提供一种用于制造具有镶嵌结构的栅电极的半导体器件的方法，以控制在栅极线形成之后沉积的层间电介质中的空隙的产生，并且使诸如微划痕，点蚀或纵向的缺陷最小化 。 构成：在通过图案化形成在半导体衬底（100）上的衬垫氧化物层和抛光停止层形成的沟槽中形成用于氧化物层（106）的绝缘层。 执行用于形成浅沟槽隔离（STI）的化学机械抛光（CMP）工艺以限定有源区和非活性区。 有源区中的抛光停止层和焊盘氧化物层被去除以形成栅极氧化物层。 沉积用于栅电极的导电层。 通过使用非活性区域中的氧化物层作为抛光停止层，进行CMP工艺以使栅电极的导电层具有镶嵌结构。 硅化物层和栅极上绝缘层在衬底上堆叠和图案化以在有源区域和非活性区域中形成相应的栅极。 具有间隔物的栅极线形成在栅叠层的侧壁上，并且通过选择生长法在活性区的底表面上生长多晶硅层（120）。 通过覆盖蚀刻方法形成蚀刻停止层（122）。 在具有蚀刻停止层的半导体衬底上形成层间电介质并被回蚀刻。

公开(公告)号：KR1020010076847A

公开(公告)日：2001-08-16

申请号：KR1020000004253

申请日：2000-01-28

Applicant: 삼성전자주식회사

Inventor： 홍진 ,  전정식 ,  김용범 ,  이정윤

IPC: H01L21/3205

Abstract: PURPOSE: A method for fabricating a semiconductor device using an amorphous carbon ARC(Anti-Reflective Coating) film is provided to increase an etching selectivity of the amorphous carbon ARC film as to a photo resist pattern. CONSTITUTION: An amorphous carbon ARC(Anti-Reflective Coating) film(104) is formed on a semiconductor substrate(100). And, the semiconductor substrate is annealed to increase an etching selectivity of the amorphous carbon ARC film as to a photo resist pattern(106) formed on the ARC film. Then, the photo resist pattern is formed on the annealed amorphous carbon ARC film. And, the ARC film is etched using the photo resist pattern as an etch mask. The amorphous carbon ARC film is deposited at a temperature of 150+/- 5 deg.C with a chemical vapor deposition method. And, the ARC film is etched using an etchant gas containing a CHF3.

Abstract translation: 目的：提供一种使用无定形碳ARC（抗反射涂层）膜制造半导体器件的方法，以提高非晶碳ARC膜对光致抗蚀剂图案的蚀刻选择性。 构成：在半导体衬底（100）上形成无定形碳ARC（抗反射涂层）膜104。 并且，半导体衬底被退火以提高无定形碳ARC膜对形成在ARC膜上的光刻胶图案（106）的蚀刻选择性。 然后，在退火的无定形碳ARC膜上形成光致抗蚀剂图案。 并且，使用光刻胶图案作为蚀刻掩模蚀刻ARC膜。 无定形碳ARC膜通过化学气相沉积法在150 +/- 5℃的温度下沉积。 并且，使用含有CHF 3的蚀刻剂气体蚀刻ARC膜。

公开(公告)号：KR1020000033434A

公开(公告)日：2000-06-15

申请号：KR1019980050284

申请日：1998-11-23

Applicant: 삼성전자주식회사

Inventor： 이성수 ,  전정식 ,  신철호 ,  유병덕

IPC: H01L21/02

Abstract: PURPOSE: A fabrication method of a flash memory device is provided to reduce a space CD(critical dimension) between floating gates by using simplified processing. CONSTITUTION: After defining an active region in a semiconductor substrate(100) by forming a field oxide(102) on the semiconductor substrate, a tunnel oxide(104) is formed on the active region. After forming a floating gate(106) on the resultant structure, a photoresist pattern(108) is formed on the floating gate(106). A substance layer(110) is deposited on the resultant structure and etching the substance layer(110), thereby forming spacers(110a) at both side walls of the photoresist pattern(108). The floating gate(106) is etched by using the spacers(110a) as a mask. Then, the photoresist pattern(108) and the spacers(110a) are removed.

Abstract translation: 目的：提供一种闪速存储器件的制造方法，以通过使用简化的处理来减少浮动栅极之间的空间CD（临界尺寸）。 构成：在半导体衬底（100）中通过在半导体衬底上形成场氧化物（102）来限定有源区域之后，在有源区上形成隧道氧化物（104）。 在所得结构上形成浮栅（106）之后，在浮动栅（106）上形成光刻胶图案（108）。 物质层（110）沉积在所得结构上并蚀刻物质层（110），从而在光致抗蚀剂图案（108）的两个侧壁处形成间隔物（110a）。 通过使用间隔物（110a）作为掩模来蚀刻浮置栅极（106）。 然后，去除光致抗蚀剂图案（108）和间隔物（110a）。

公开(公告)号：KR1020000018303A

公开(公告)日：2000-04-06

申请号：KR1019980035833

申请日：1998-09-01

Applicant: 삼성전자주식회사

Inventor： 전정식 ,  김재우 ,  유병덕

IPC: H01L21/24

Abstract: PURPOSE: A contact hole formation method is provided to simultaneously form a self-align contact and a butting contact without stopping and residues by using improved etchants. CONSTITUTION: An etch stopping layer(20) and an interlayer insulator(22) are sequentially deposited on a semiconductor substrate(10) having a transistor. Then, two-step etching processes are performed to form a contact hole. The two-step etching comprises firstly etching the interlayer insulator(22) and the etch stopping layer(20) using an etchant contained C2F6, CH3F, and O2, thereby preventing a stopping phenomenon and a residue generation due to O2, and secondly etching using C4F6, CH3F, CO and Ar as an etchant, thereby simultaneously forming the contact hole for butting contact and self-align contact.

Abstract translation: 目的：提供接触孔形成方法，以通过使用改进的蚀刻剂同时形成自对准接触和对接接触而不停止和残留。 构成：在具有晶体管的半导体衬底（10）上顺序地沉积蚀刻停止层（20）和层间绝缘体（22）。 然后，进行两步蚀刻处理以形成接触孔。 两步蚀刻包括首先使用含有C 2 F 6，CH 3 F和O 2的蚀刻剂蚀刻层间绝缘体（22）和蚀刻停止层（20），从而防止由于O 2引起的停止现象和残留物产生，并且其次使用 C4F6，CH3F，CO和Ar作为蚀刻剂，从而同时形成用于对接和自对准接触的接触孔。

公开(公告)号：KR1019990071166A

公开(公告)日：1999-09-15

申请号：KR1019980006478

申请日：1998-02-27

Applicant: 삼성전자주식회사

Inventor： 박완재 ,  전정식 ,  안태혁

IPC: H01L21/306

Abstract: 본 발명은 반도체 소자의 제조 방법에 관한 것으로, 특히 2단계의 식각 공정으로 하부 물질층을 식각하는 반도체 소자 제조를 위한 식각 방법에 관한 것이다. 반도체 기판 상에 하부 물질층을 형성하고, 포토레지스트 패턴을 그 상부에 형성한다. 상기 하부 물질층을 포토레지스트 식각율에 대한 하부 물질층의 식각율의 비가 낮고, 식각 부산물이 상기 포토레지스트 패턴에 잘 흡착되지 않는 조건, 즉 플루오린에 비하여 카본의 비율이 낮은 식각 가스로 1차 식각한다. 1차 식각된 하부 물질층을 포토레지스트 식각율에 대한 하부 물질층의 식각율의 비가 높은 조건, 즉 플루오린에 비하여 카본의 비율이 높은 식각 가스로 2차 식각한다. 이때, 1차 식각 및 2차 식각은 하나의 챔버 내에서 순차적으로 행한한다 (인시튜 공정).

公开(公告)号：KR1019990039564A

公开(公告)日：1999-06-05

申请号：KR1019970059713

申请日：1997-11-13

Applicant: 삼성전자주식회사

Inventor： 권상동 ,  황재성 ,  전정식

IPC: H01L21/76

Abstract: PSL(Poly-Si Spacer LOCOS) 방법에 의한 반도체 장치의 소자 분리 방법에 관하여 개시한다. 본 발명에서는 반도체 기판상에 제1 패드 산화막과 산화 방지막을 차례로 형성한다. 상기 산화 방지막과 제1 패드 산화막을 건식 식각 방법에 의하여 차례로 식각하여 상기 반도체 기판의 소정 영역을 노출시키는 제1 패드 산화막 패턴 및 산화 방지막 패턴을 형성한다. 상기 제1 패드 산화막 패턴 형성 후 연속적으로 상기 노출된 반도체 기판 표면을 카본 리치(carbon-rich) 가스를 포함하는 식각 가스를 사용하여 플라즈마 건식 식각 방법에 의하여 포스트 식각하여 리세스된 표면을 형성하는 동시에, 상기 노출된 반도체 기판의 내측 표면에는 산소 차단막을 형성한다.