公开(公告)号：KR100949544B1

公开(公告)日：2010-03-25

申请号：KR1020070128323

申请日：2007-12-11

Applicant: 한국전자통신연구원

Inventor： 김약연 ,  전명심 ,  최철종 ,  김태엽 ,  오순영 ,  장문규

IPC: H01L21/336

Abstract: 본 발명은 쇼트키 장벽 단전자 트랜지스터(Schottky Barrier Single Electron Transistor) 및 그 제조 방법에 관한 것으로, 측벽 절연막을 사용하지 않고 게이트 절연막에 의해 게이트 전극과 소스/드레인간의 단락을 막을 수 있도록 구성함으로써, 양자점의 크기가 감소되어 종래의 트랜지스터에 비하여 고온에서도 동작이 가능한 것을 특징으로 한다. 또한, 종래 기술에 비하여 측벽 절연막 형성 단계를 생략할 수 있으므로 제조 공정을 단순화시킬 수 있을 뿐만 아니라, 종래의 CMOS 제조 공정과 잘 부합하므로 별도의 공정 시스템의 변경 없이 적용이 가능한 것을 특징으로 한다.
쇼트키 장벽 단전자 트랜지스터, 실리사이드

公开(公告)号：KR100921020B1

公开(公告)日：2009-10-09

申请号：KR1020070093044

申请日：2007-09-13

Applicant: 한국전자통신연구원

Inventor： 김약연 ,  이성재 ,  장문규

IPC: H01L21/338

Abstract: 본 발명은 금속-반도체 접합을 통하여 형성되는 쇼트키장벽(schottky barrier)을 이용한 쇼트키 장벽 관통 트랜지스터(Schottky Barrier Tunnel Transistor) 및 그 제조방법에 관한 것으로, 이를 위한 본 발명의 쇼트키 장벽 관통 트랜지스터는 실리콘기판의 채널영역 상부에 금속산화물로 형성된 게이트절연막; 상기 게이트절연막 상부에 금속물질로 형성된 게이트전극 및 상기 게이트전극 양측에 자기정렬되고(self-aligned), 상기 실리콘기판에 금속실리사이드로 형성된 소스 및 드레인 전극을 포함하고 있으며, 이를 통하여 쇼트키 장벽 관통 트랜지스터의 동작특성을 향상시킬 수 있는 효과가 있다.

금속게이트, 쇼트키장벽, 쇼트키 장벽 관통 트랜지스터

公开(公告)号：KR100891462B1

公开(公告)日：2009-04-02

申请号：KR1020070094686

申请日：2007-09-18

Applicant: 한국전자통신연구원

Inventor： 김태엽 ,  장문규 ,  이성재 ,  김약연 ,  최철종 ,  전명심

IPC: H01L27/108 ,  H01L21/8242 ,  H01L29/47

Abstract: 본 발명은 쇼트키접합(schottky junction)을 이용한 반도체 메모리 소자 및 그 구동방법에 관한 것으로, 이를 위해 본 발명은 실리콘기판의 채널영역 상부에 형성된 게이트 및 상기 실리콘기판에 형성되고, 상기 채널영역과 쇼트키접합을 형성하는 소스 및 드레인 전극을 포함하고, 상기 소스 및 드레인 전극 사이에 형성된 쇼트키장벽(schottky barrier) 안에 전하를 저장하는 반도체 메모리 소자를 제공하며, 이를 통하여, 별도의 전하저장공간을 형성할 필요가 없는 반도체 메모리 소자를 제공하는 효과가 있다.

DRAM, 쇼트키접합, 캐패시터, 금속 실리사이드

Abstract translation: 本发明涉及一种半导体存储器装置，并形成在栅极和形成在硅衬底的沟道区，所述沟道区和所述短硅衬底使用肖特基结（肖特基结），在本发明用于此目的的驱动方法 提供了一种半导体存储器件，其包括形成键结并将电荷存储在源电极和漏电极之间形成的肖特基势垒中的源电极和漏电极，从而形成单独的电荷存储空间 具有提供不需要形成的半导体存储器件的效果。

公开(公告)号：KR100770013B1

公开(公告)日：2007-10-25

申请号：KR1020060120565

申请日：2006-12-01

Applicant: 한국전자통신연구원

Inventor： 김약연 ,  이성재 ,  장문규 ,  김태엽 ,  최철종 ,  전명심 ,  박병철

IPC: H01L29/812

CPC classification number: H01L29/78618 ,  H01L29/7839

Abstract: A method of manufacturing a schottky barrier tunnel transistor is provided to prevent the damage of a spacer and to restrain the generation of a gate leakage current due to the damage of the spacer by forming a gate electrode layer and the spacer after forming source and drain regions using a silicide process. A buried oxide layer(110) is supported a support substrate. A silicon pattern(111A) and a sacrificial pattern are formed on the buried oxide layer. Source and drain regions(115) are formed on the buried oxide layer at both sidewalls of the silicon pattern. The source and drain regions are made of a metal film. An upper portion of the silicon pattern is exposed to the outside by removing the sacrificial pattern therefrom. A gate insulating layer and a gate electrode are sequentially formed on the exposed upper portion of the silicon pattern. A spacer is formed at both sidewalls of the gate electrode.

Abstract translation: 提供一种制造肖特基势垒隧道晶体管的方法，以防止间隔物的损坏，并且通过在形成源极和漏极区域之后形成栅极电极层和间隔物来抑制由于间隔物的损坏而导致的栅极漏电流的产生 使用硅化工艺。 掩埋氧化物层（110）被支撑在支撑衬底上。 在掩埋氧化物层上形成硅图案（111A）和牺牲图案。 源极和漏极区（115）形成在硅图案的两个侧壁处的掩埋氧化物层上。 源极和漏极区域由金属膜制成。 通过从其中去除牺牲图案将硅图案的上部暴露于外部。 栅极绝缘层和栅电极依次形成在硅图案的暴露的上部上。 在栅电极的两个侧壁处形成间隔物。

公开(公告)号：KR100770012B1

公开(公告)日：2007-10-25

申请号：KR1020060118986

申请日：2006-11-29

Applicant: 한국전자통신연구원

Inventor： 장문규 ,  김약연 ,  최철종 ,  전명심 ,  김태엽 ,  이성재

IPC: H01L21/338 ,  H01L27/095

CPC classification number: H01L29/8126 ,  H01L29/66409

Abstract: A schottky barrier tunnel transistor and a method of manufacturing the same are provided to obtain a thin gate insulating layer easily and to prevent the decrease of a saturated current due to a parasitic resistance by forming a gate electrode, a source region and a drain region like a schottky junction structure using a silicide layer. A gate electrode(113) is formed on a channel region of a silicon substrate in order to form a schottky junction together with the silicon substrate. Source and drain regions(115) are formed in the silicon substrate through both sides of the gate electrode. The gate electrode is composed of a metal film made of a transitional metal or a rare metal. The gate electrode is composed of a metal silicide layer. The source and drain regions are made of the metal silicide layer.

Abstract translation: 提供肖特基势垒隧道晶体管及其制造方法，以便容易地获得薄栅极绝缘层，并且通过形成栅电极，源极区和漏极区，防止由寄生电阻引起的饱和电流降低 使用硅化物层的肖特基结结构。 在硅衬底的沟道区上形成栅电极（113），以便与硅衬底一起形成肖特基结。 源极和漏极区域（115）通过栅电极的两侧形成在硅衬底中。 栅电极由过渡金属或稀有金属制成的金属膜构成。 栅电极由金属硅化物层构成。 源区和漏区由金属硅化物层制成。

公开(公告)号：KR1020060070717A

公开(公告)日：2006-06-26

申请号：KR1020040109297

申请日：2004-12-21

Applicant: 한국전자통신연구원

Inventor： 신재헌 ,  장문규 ,  김약연 ,  이성재

IPC: H01L29/78

CPC classification number: H01L29/7839 ,  G11C11/56 ,  H01L29/0891

Abstract: 쇼키 장벽 금속 산화물 반도체 전계 효과 트랜지스터(SB-MOSFET)의 양극 전도성을 이용한 소자 및 소자 동작 방법을 제시한다. 본 발명에 따르면, 실리콘 채널 영역, 채널 영역 양단에 접촉하게 금속층을 포함하여 형성된 소스 및 드레인, 및 채널 영역 상에 게이트 유전층을 계면에 수반하여 중첩되는 게이트를 포함하는 SB-MOSFET 구조에서, 게이트에 양(+), 0 또는 음(-)의 게이트 전압이 선택적으로 인가하여 소자를 동작시킴으로써, 정공 전류 및 전자 전류의 두 가지 드레인 전류 상태와 전류가 흐르지 않는 전류 상태의 세 가지 상태를 하나의 SB-MOSFET에 구현할 수 있다. 이에 따라, 이러한 SB-MOSFET를 다단 메모리(multi-bit memory) 소자 또는/ 및 다단 논리 소자 등과 같은 소자로서 이용할 수 있다.
SBTT, 쇼키 장벽, 정공 전류, 전자 전류, 금속실리사이드

公开(公告)号：KR100592740B1

公开(公告)日：2006-06-26

申请号：KR1020040100828

申请日：2004-12-03

Applicant: 한국전자통신연구원

Inventor： 장문규 ,  김약연 ,  신재헌 ,  이성재

IPC: H01L21/335

CPC classification number: H01L29/7613 ,  B82Y10/00 ,  H01L29/872

Abstract: 본 발명은 쇼트키 장벽 관통 단전자 트랜지스터 및 그 제조방법에 관한 것으로, 보다 상세하게는 종래의 불순물을 주입하여 소오스 및 드래인 영역을 구성하고 인위적인 양자점을 채널 영역에 형성하는 방식을 이용한 단전자 트랜지스터(Single Electron Transistor; SET) 제작방법 대신에 소오스 및 드래인을 실리콘과 금속의 반응 물질인 실리사이드로 대체하여 금속-반도체간에 형성되는 쇼트키 장벽을 이용하여 제작함으로써, 단전자 트랜지스터(SET)를 위한 양자점(quantum dot)을 형성하기 위하여 종래 기술의 PADOX 공정을 진행할 필요가 없으며, 다양한 쇼트키 접합의 높이를 가지는 실리사이드 물질을 이용하여 터널링 장벽의 높이 및 폭을 인위적으로 조절할 수 있을 뿐만 아니라 단전자 트랜지스터(SET)의 전류 구동능력을 더욱 향상시킬 수 있는 효과가 있다.
단전자 트랜지스터, 전계효과 트랜지스터, 쇼트키 장벽, SOI 기판, 실리사이드

公开(公告)号：KR1020050033179A

公开(公告)日：2005-04-12

申请号：KR1020030069142

申请日：2003-10-06

Applicant: 한국전자통신연구원

Inventor： 장문규 ,  이성재 ,  김약연 ,  신재헌

IPC: H01L29/812

Abstract: A SB-MOSFET(Schottky Barrier Metal-Oxide-Semiconductor Field Effect Transistor) and a fabricating method thereof are provided to remove the short channel effect and to use easily a high permittivity gate oxide film and a metal gate electrode by forming a metal silicide prior to the formation of a gate dielectric. A channel region(112) formed on a silicon substrate(100) is constituted with a source-drain region(110) composed of a metal silicide and a silicon layer between the source-drain regions. The channel region is exposed by a first contact hole(113) of a first interlayer dielectric(114). A gate dielectric film(118) is formed on the channel region within the first contact hole. The first contact hole on the gate dielectric film is buried with a T-shaped gate electrode(120) formed also on the first interlayer dielectric film. A second interlayer dielectric(122) has the T-shaped gate electrode and a second contact hole(124) exposing the source-drain regions. A metal wiring layer(126) is formed by burying the second contact hole.

Abstract translation: 提供了一种SB-MOSFET（肖特基势垒金属氧化物半导体场效应晶体管）及其制造方法以消除短沟道效应，并且通过先前形成金属硅化物容易地使用高介电常数的栅极氧化物膜和金属栅电极 以形成栅极电介质。 形成在硅衬底（100）上的沟道区（112）由源极 - 漏极区之间的由金属硅化物和硅层组成的源极 - 漏极区（110）构成。 沟道区域被第一层间电介质（114）的第一接触孔（113）暴露。 栅电介质膜（118）形成在第一接触孔内的沟道区上。 栅电介质膜上的第一接触孔用也形成在第一层间电介质膜上的T形栅电极（120）掩埋。 第二层间电介质（122）具有T形栅电极和暴露源 - 漏区的第二接触孔（124）。 通过埋入第二接触孔形成金属布线层（126）。

公开(公告)号：KR100461505B1

公开(公告)日：2004-12-14

申请号：KR1020020011404

申请日：2002-03-04

Applicant: 한국전자통신연구원

Inventor： 백문철 ,  심규환 ,  한기평 ,  김약연 ,  손영준 ,  김태엽 ,  조경익 ,  홍성의 ,  윤순길

IPC: H01L21/84

Abstract: PURPOSE: A method for manufacturing a nitride semiconductor substrate is provided to be capable of reducing manufacturing costs and increasing the area. CONSTITUTION: A buffer layer(11) made of an aluminum nitride(AlN) film is formed on a silicon substrate(10) for buffering lattice mismatch by using MBE(Molecular Bean Epitaxy). An oxide layer(11a) is formed on the buffer layer(11) by performing thermal oxidation processing. A nitride layer(12) is formed on the oxide layer(11a). Then, the silicon substrate(10) is removed.

Abstract translation: 目的：提供一种用于制造氮化物半导体衬底的方法，以能够降低制造成本和增加面积。 构成：在硅衬底（10）上形成由氮化铝（AlN）膜制成的缓冲层（11），以通过使用MBE（分子束外延）缓冲晶格失配。 通过执行热氧化处理在缓冲层（11）上形成氧化物层（11a）。 在氧化物层（11a）上形成氮化物层（12）。 然后，去除硅衬底（10）。

公开(公告)号：KR1020000039536A

公开(公告)日：2000-07-05

申请号：KR1019980054893

申请日：1998-12-14

Applicant: 주식회사 케이티 ,  한국전자통신연구원

Inventor： 김덕준 ,  한진우 ,  한기평 ,  김약연 ,  이상석

IPC: C04B35/462

CPC classification number: H01B3/12 ,  C04B35/457 ,  C04B35/49

Abstract: PURPOSE: A composition for a dielectric ceramic and a microwave dielectric ceramic are provided, to increase the dielectric constant and the quality factor of the dielectric ceramic and to allow the temperature coefficient of resonant frequency to be controlled easily. CONSTITUTION: A composition for a dielectric ceramic comprises 100 parts by weight of the main composition consisting of 25-43 wt% of TiO2, 39-57 wt% of ZrO2 and 7-28 wt% of SnO2; 0.2-8.0 parts by weight of the Ca-containing material selected from CaCO3, CaTiO3 and CaZrO3; and optionally 0.2-5.0 parts by weight of Nb2O5. The dielectric ceramic is prepared by sintering the composition for a dielectric ceramic at the temperature of 1,300-1,400°C, and has the dielectric constant being 30-45, the product of resonant frequency and quality factor (f0 X Q) being more than 30,000 GHz and the temperature coefficient of resonant frequency (tau_f) in the range of -15 ppm/°C to +35 ppm/°C.

Abstract translation: 目的：提供介电陶瓷和微波介电陶瓷的组合物，以增加电介质陶瓷的介电常数和品质因数，并使谐振频率的温度系数容易控制。 构成：用于电介质陶瓷的组合物包含100重量份的主要组合物，其由25-43重量％的TiO 2，39-57重量％的ZrO 2和7-28重量％的SnO 2组成; 0.2-8.0重量份选自CaCO3，CaTiO3和CaZrO3的含Ca材料; 和任选的0.2-5.0重量份的Nb 2 O 5。 电介质陶瓷通过烧结介电陶瓷组合物在1,300-1,400℃的温度下制备，介电常数为30-45，谐振频率和品质因子（f0 XQ）的乘积大于30,000GHz 和谐振频率（τ_f）的温度系数在-15ppm /℃至+ 35ppm /℃的范围内。