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公开(公告)号：KR1019980045940A
公开(公告)日：1998-09-15
申请号：KR1019960064192
申请日：1996-12-11
IPC: H04L29/02
Abstract: 본 발명은 FIFO에서 읽기-쓰기포인터의 오류검출 및 자동복구장치에 관한 것이다. 종래 FIFO의 경우에는 읽기-쓰기포인터의 초기화 실패로 인한 비정상적인 읽기-쓰기포인터 상태에서 FIFO가 동작하게 되면 FIFO 고유의 특성인 First-In First-Out 기능을 상실하게 되고 재초기화 없이는 영원히 복구되지 않는 문제점이 있었다. 이를 해결하기 위해 본 발명은 쓰기 동작에서 레지스터로 유효 데이터를 저장하면서 무조건 해당 레지스터에 할당된 FULL-FLAG 신호를 인에이블 시키지 않고 그 때의 읽기-쓰기포인터 관계와 읽기포인터가 위치한 레지스터의 EMPTY_FLAG 신호를 확인하여 그 결과에 따라 선택적으로 인에이블 시킴으로서 초기에 약간의 데이터 손실은 존재하지만 불필요한 재초기화 동작이나 이로 인한 데이터 전송의 단절없이 자동적으로 First-In First-Out 기능을 복구하게 하는 FIFO에서 읽기-쓰기포인터의 오류검출 및 자동복구장치를 제안한 것이다.
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公开(公告)号：KR1019980044116A
公开(公告)日：1998-09-05
申请号：KR1019960062145
申请日：1996-12-05
Applicant: 한국전자통신연구원
IPC: H03K19/00
Abstract: 1. 청구범위에 기재된 발명이 속한 기술분야
CMOS 오프셋 트리밍 및 오프셋 발생 회로.
2. 발명이 해결하려고 하는 기술적 과제
CMOS 아날로그 회로에서 발생한 오프셋을 보정하기 위한 최적의 값을 찾아내고, 그 값으로 트리밍하고자 함.
3. 발명의 해결방법의 요지
최적의 오프셋 보정 값을 찾기 위한 데이터나 찾은 값으로 트리밍할 데이터를 입력 클럭에 따라 로드하는 플립플롭(1)과, 상기 플립플롭에 로드된 데이터와 모드 선택신호를 입력받아 해당 모드에서 찾은 최적의 오프셋 보정 값으로 전체회로를 세팅하는 퓨즈회로(3), 및 상기 플립플롭에 로드된 데이터와 퓨즈회로의 출력 데이터 중 동작 모드에 따라 어느 하나를 선택하여 트리밍 출력신호로 출력하는 선택논리 회로(2)를 구비함.
4. 발명의 중요한 용도
믹서(mixer), 아날로그/디지탈 변환기(ADC), OP 앰프 등과 같은 모든 CMOS 아날로그 회로에 이용됨.-
公开(公告)号：KR100137059B1
公开(公告)日：1998-06-01
申请号：KR1019940036380
申请日：1994-12-23
IPC: H04B1/16
Abstract: 본 발명은 입력되는 시스템 상태신호를 이용해서 전송시스템에서 필요로 하는 경보신호를 발생시키는 고속경보발생장치에 관한 것으로, 입력상태신호와, 입력상태신호를 주기적으로 검색하도록 하는 두개의 제어신호들(CS1,CS2)을 받아들이고 계수기초기화신호와 계수기동작신호 및 경보신호를 출력하는 입력상태검출 및 경보발생회로(11)와, 이 입력상태 검출 및 경보발생회로(11)로부터의 계수기초기화신호 및 계수기동작신호를 받아들여서 계수를 수행하고 계수가 완료되면 계수완료신호를 입력상태검출 및 경보발생회로(11)로 제공하는 계수기회로(12)로 구성된다.
이로써, 고속 전송 시스템으로 안정된 경보신호를 공급할 수 있는 회로를 간단하게 구성할 수 있다.-
公开(公告)号：KR100133390B1
公开(公告)日：1998-04-23
申请号：KR1019950009259
申请日：1995-04-19
Applicant: 한국전자통신연구원
Inventor： 송원철
IPC: H03F3/00
Abstract: 본 발명은 고주파 회로의 설계시 제공되는 바이어스 회로에 관한 것으로 특히, 고주파 증폭기를 구성하는 트랜지스터(M3)의 게이트단에 게이트단이 연결되고 소스단이 접지단과 연결되어 상기 트랜지스터(M3)에 바이어스 전압을 제공하는 제 2 트랜지스터(M2)와 상기 제 2 트랜지스터(M2)의 드레인단에 일단이 연결되어 바이어스 전압의 크기를 자신의 저항값으로 설정하는 제 2 저항(R2)과, 상기 제 2 트랜지스터(M2)의 드레인단이 비반전입력단에 연결되고 출력단이 상기 제 1 저항(R1)과 제 2 저항(R2)의 다른 일단에 연결되어지고 상기 제 2 트랜지스터(M2)의 게이트단에 연결되는 OP 앰프(OP)와 상기 OP앰프(OP)의 출력단에 일단이 연결되는 매우 큰 저항값을 갖는 제 1 저항(R1) 및 소스단이 접지단과 연결되고 드레인과 게이트단이 공통으로 연결되어 있으며 상기 � � 1 저항(R1)의 다른 일단이 연결되어 있는 상기 드레인단이 상기 OP 앰프(OP)의 반전입력단에 연결되어 제 1 저항(R1)을 통하여 미소의 바이어스 전류를 공급받아 상기 OP 앰프(OP)의 문턱전압을 제공하는 제 1 트랜지스터(M1)를 포함하는 것을 특징으로 하는 트랜지스터 바이어스 회로를 제공하여 상기 제 2 저항(R2)을 외부저항으로 사용하는 경우 매우 정밀하게 AC임피던스를 조정할 수 있다는 사실을 알 수 있다.
또한 ΔV를 발생시키는 회로가 두개의 MOS 트랜지스터를 사용하여 구성하기 때문에 온도의 변화나 제조공정의 변화에 별 영향을 받지 않기 때문에 외부변화에도 강한 특성을 갖는 효과가 있다.-
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Patent Agency Ranking
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公开(公告)号：KR1019940005686B1
公开(公告)日：1994-06-22
申请号：KR1019910006087
申请日：1991-04-16
Applicant: 한국전자통신연구원
IPC: G11C11/407
Abstract: The sense amplifier for use in a dynamic random access memory (DRAM) is disclosed. In a DRAM having a precharging and equalizing circuit for precharging and equalizing first and second bit lines, an NMOS latch connected to a first NMOS transistor of a first conductivity, and a PMOS latch, the sense amplifier includes a second NMOS transistor of a first conductivity having a drain and a source connected between the first NMOS transistor and a ground voltage, and a bipolar transistor having a base connected to a connection node between the first and second NMOS transistors, an emitter (or collector) connected to the ground voltage and a collector (or emitter) connected to a connection node between the first NMOS transistor and the NMOS latch. Thus, a stable limited voltage swing operation is obtained.
Abstract translation: 公开了用于动态随机存取存储器（DRAM）的读出放大器。 在具有用于对第一和第二位线进行预充电和均衡的预充电和均衡电路的DRAM中，连接到具有第一导电性的第一NMOS晶体管和PMOS锁存器的NMOS锁存器，所述读出放大器包括具有第一导电性的第二NMOS晶体管 具有连接在第一NMOS晶体管和接地电压之间的漏极和源极，以及双极晶体管，其基极连接到第一和第二NMOS晶体管之间的连接节点，连接到接地电压的发射极（或集电极）和 集电极（或发射极）连接到第一NMOS晶体管和NMOS锁存器之间的连接节点。 因此，获得稳定的限制电压摆动操作。
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88.发明授权
公开(公告)号：KR1019940003401B1
公开(公告)日：1994-04-21
申请号：KR1019910016458
申请日：1991-09-20
Applicant: 한국전자통신연구원
IPC: G11C11/40
Abstract: COSA for FIFO comprising first and second subarray (Subarray 1, Subarray 2) including a plurality of unit memory cells consisting of writing access transistor (TR1), saving capacitor (C) and reading access transistor (TR5), a plurality of writing beat lines (In0 - In7) and a plurality of writing word lines (WWL-0 - WWL-X) connected to each of said unit memory cells and writing column address selecting line, characterized in that the FIFO memory comprises a plurality of data latches saving data input from said writing beat line by SAN signal which is activated at the same time with the writing column address selecting signal and connected to the beat lines (In0 - In7) and a data drive which drives the data latches by said SAN signal to enable concurrent I/O at the same address.
Abstract translation: 包括由写入存取晶体管（TR1），保存电容器（C）和读取存取晶体管（TR5）组成的多个单元存储单元的第一和第二子阵列（子阵列1，子阵列2）的FIFO的COSA，多个写入脉冲线 （In0-In7）和连接到每个所述单元存储单元并写入列地址选择线的多个写入字线（WWL-0-WWL-X），其特征在于，所述FIFO存储器包括多个数据锁存器来保存数据 通过SAN信号输入来自同时写入列地址选择信号并连接到节拍线（In0-In7）的SAN信号，以及数据驱动器，其通过所述SAN信号驱动数据锁存器以使能并发 同一地址的I / O。
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