公开(公告)号：KR100656346B1

公开(公告)日：2006-12-11

申请号：KR1020050034911

申请日：2005-04-27

Applicant: 한국전자통신연구원

Inventor： 양종헌 ,  백인복 ,  임기주 ,  안창근 ,  조원주 ,  이성재

IPC: H01L27/115

CPC classification number: H01L21/28185 ,  B82Y10/00 ,  G11C16/0466 ,  H01L21/265 ,  H01L21/28282 ,  H01L29/7881 ,  H01L29/792

Abstract: 이동 전하를 이용한 비휘발성 메모리 소자 제조 방법을 제시한다. 본 발명에 따르면, 반도체 기판 상에 게이트 유전막을 형성하는 단계, 상기 게이트 유전막 상에 소스 플라즈마(source plasma)를 도입하여 상기 플라스마 내의 양전하를 가지는 이온 또는 수소 이온을 상기 게이트 유전막 내로 플라즈마 도핑(doping)시켜 상기 게이트 유전막 내에 이동 이온 전하들을 분포시키는 단계, 상기 게이트 유전막 상에 문턱 전압의 조절을 위해 상기 이동 이온 전하들의 상기 게이트 유전막 내의 분포를 제어하는 제어 전압이 인가될 게이트를 형성하는 단계, 및 상기 게이트에 인근하는 상기 반도체 기판 부분에 소스/드레인 영역들을 형성하는 단계를 포함하는 비휘발성 메모리 소자 제조 방법을 제시한다.
MOSFET, 비휘발성 메모리, 이동 전하, 플라즈마 도핑, 게이트 유전막

公开(公告)号：KR1020060067091A

公开(公告)日：2006-06-19

申请号：KR1020050034030

申请日：2005-04-25

Applicant: 한국전자통신연구원

Inventor： 양종헌 ,  백인복 ,  임기주 ,  안창근 ,  조원주 ,  이성재

IPC: H01L21/336

Abstract: 충돌 이온화를 이용한 트랜지스터 및 그 제조 방법을 제시한다. 본 발명에 따르면, 반도체 기판 상에 게이트 유전막, 게이트 및 제1 및 제2 측벽 스페이서를 형성하고, 반도체 기판에 불순물을 경사 이온 주입하여 게이트 및 제1 및 제2스페이서에 마스킹(masking)되어 제1스페이서로부터 이격된 제1불순물층 및 제2스페이서 아래에 중첩되게 연장된 제2불순물층을 형성한다. 상호 간의 사이의 반도체 기판 영역을 이온화 영역으로 설정하는 소스 및 드레인을 제1 및 제2스페이서에 각각 자기 정렬되게 반도체 기판 상에 형성한다. 이때, 소스가 이온화 영역과 쇼트키 접합(schottky junction)을 이루게 제1금속 실리사이드막을 포함하여 형성되고, 드레인이 제2스페이서 아래에 중첩되는 제2불순물층 부분 및 제2불순물층 영역과 저항성 접촉(ohmic contact)을 이루게 제2스페이서에 정렬되는 제2실리사이드막을 포함하여 형성된다.
충돌 이온화, 애벌랜치 항복, 실리사이드, 쇼트키 장벽, 비대칭 소스 드레인

公开(公告)号：KR100551942B1

公开(公告)日：2006-02-20

申请号：KR1020030097068

申请日：2003-12-26

Applicant: 한국전자통신연구원

Inventor： 양종헌 ,  오지훈 ,  임기주 ,  안창근 ,  조원주 ,  이성재

IPC: H01L21/336

Abstract: 본 발명은 (110) 면방향을 갖는 SOI (Silicon-On-Insulator) 기판을 이용한 초미세 반도체 소자 및 그 제조 방법에 관한 것이다. 실리콘 기판, 매몰 산화층 및 실리콘층이 적층된 구조의 기판을 준비하는 단계와, 소스 및 드레인이 형성될 영역의 상기 실리콘층에 불순물 이온을 주입하는 단계와, 채널이 형성될 영역의 상기 실리콘층을 소정 깊이 식각하여 도랑을 형성하는 단계와, 상기 도랑의 양측벽에 불순물 이온이 도핑된 산화막 측벽을 형성하는 단계와, 상기 실리콘층에 주입된 이온과 상기 산화막 측벽에 도핑된 이온의 내부 확산에 의해 상기 도랑 양측부의 상기 실리콘층에 소스 및 드레인 영역이 형성되는 동시에 상기 산화막 측벽 하부의 상기 실리콘층에 소스 및 드레인 확장영역이 형성되도록 열처리하는 단계와, 전체 상부면에 게이트 절연막을 형성한 후 채널영역의 상기 게이트 절연막 상에 게이트 전극을 형성하는 단계를 포함한다.
MOSFET, (011), SOI, 이온주입, 고체상확산, 고유전율 절연막, 금속 게이트

公开(公告)号：KR100509948B1

公开(公告)日：2005-08-24

申请号：KR1020030020478

申请日：2003-04-01

Applicant: 한국전자통신연구원

Inventor： 조원주 ,  이성재 ,  양종헌 ,  오지훈 ,  임기주

IPC: H01L29/78

CPC classification number: H01L29/66772 ,  H01L29/78621 ,  H01L29/78654

Abstract: 고상 확산법에 의하여 형성된 얕은 확장 영역 및 깊은 접합 영역으로 구성되는 소스/드레인 영역을 갖추고 초미세 채널을 가지는 SOI MOSFET 소자 및 그 제조 방법에 관하여 개시한다. 본 발명에 따른 MOSFET 소자의 제조 방법에서는 서로 다른 불순물로 도핑된 제1 및 제2 실리콘 산화막을 이용하여 소스/드레인 영역을 구성하는 얕은 확장 영역 및 깊은 접합 영역을 동시에 형성한다. 제2 불순물이 도핑된 제2 실리콘 산화막의 두께 및 식각량을 조절함으로써 소자의 실효 채널 길이를 감소시킬 수 있다. 게이트 전극을 형성하기 전에 소스/드레인 영역을 기판에 미리 형성하므로 채널에서의 불순물 분포의 제어가 용이하다. 소스/드레인 영역의 불순물 활성화 공정이 생략될 수 있으므로 소자의 문턱전압 변동을 방지할 수 있고, 고체 상태에서 불순물을 확산시키기 때문에 기판의 결정 결함이 발생되지 않으며, 따라서 접합을 통한 누설 전류를 줄일 수 있다.

公开(公告)号：KR1020050001193A

公开(公告)日：2005-01-06

申请号：KR1020030042766

申请日：2003-06-27

Applicant: 한국전자통신연구원

Inventor： 조원주 ,  이성재 ,  양종헌 ,  오지훈 ,  임기주 ,  안창근

IPC: H01L29/78

CPC classification number: H01L29/78696 ,  H01L21/28114 ,  H01L21/30608 ,  H01L29/045 ,  H01L29/1033 ,  H01L29/42376 ,  H01L29/4908 ,  H01L29/66553 ,  H01L29/66636 ,  H01L29/66772

Abstract: PURPOSE: An ultra-fine channel field effect transistor is provided to form a fine channel without using an additional mask or complicated etch equipment by using a difference of an etch characteristic according to a plane orientation of silicon. CONSTITUTION: A silicon wire channel region is of a cubic structure. A source/drain junction is formed by a silicon conductive layer(60) formed at both sides of the silicon wire channel region. A gate electrode(100) is formed on the silicon wire channel region by interposing a gate insulation layer with a high dielectric constant. A source/drain electrode(110,120) is connected to the source/drain junction.

Abstract translation: 目的：提供超细沟道场效应晶体管，以通过使用根据硅的平面取向的蚀刻特性的差异而不使用附加掩模或复杂蚀刻设备来形成精细沟道。 构成：硅线通道区域是立方结构。 源极/漏极结由形成在硅线沟道区域的两侧的硅导电层（60）形成。 通过插入具有高介电常数的栅极绝缘层，在硅导线沟道区上形成栅电极（100）。 源/漏电极（110,120）连接到源极/漏极结。

公开(公告)号：KR102233750B1

公开(公告)日：2021-04-01

申请号：KR1020140078173

申请日：2014-06-25

Applicant: 한국전자통신연구원 ,  한국과학기술원

Inventor： 박종혁 ,  양종헌 ,  유승협 ,  최정민 ,  추혜용 ,  황치선

IPC: H01L29/786 ,  H01L21/335 ,  H01L21/02

Abstract: 본발명은기상제트프린팅을이용한금속산화물박막의형성방법및 금속산화물박막프린팅장치에관한것으로, 상기금속산화물박막의형성방법은, 제1 금속산화물전구체를기화시키는것; 기화된상기제1 금속산화물전구체를제1 캐리어가스를이용하여혼합챔버로유입시키는것; 유입된상기제1 금속산화물전구체를상기혼합챔버의하단에연결된마이크로노즐을통해기판상으로분사하여, 상기기판상에제1 금속산화물전구체층을형성하는것; 및상기제1 금속산화물전구체층에전자기파를조사하여제1 금속산화물층을형성하는것을포함할수 있다.

公开(公告)号：KR102169628B1

公开(公告)日：2020-10-23

申请号：KR1020130144632

申请日：2013-11-26

Applicant: 한국전자통신연구원

Inventor： 오힘찬 ,  황치선 ,  양종헌 ,  추혜용

IPC: H01L21/02 ,  H01L29/786

公开(公告)号：KR102053403B1

公开(公告)日：2019-12-10

申请号：KR1020130113396

申请日：2013-09-24

Applicant: 한국전자통신연구원

Inventor： 이현구 ,  피재은 ,  황치선 ,  양종헌

IPC: G09G3/30

公开(公告)号：KR101988889B1

公开(公告)日：2019-06-14

申请号：KR1020160018604

申请日：2016-02-17

Applicant: 한국전자통신연구원

Inventor： 조성행 ,  양종헌 ,  황치선

IPC: H01L51/56 ,  H01L51/00 ,  H01L21/28 ,  H01L21/02 ,  H01L21/311

公开(公告)号：KR1020170107347A

公开(公告)日：2017-09-25

申请号：KR1020160089452

申请日：2016-07-14

Applicant: 한국전자통신연구원

Inventor： 이승열 ,  김용해 ,  김기현 ,  김태엽 ,  류호준 ,  양종헌 ,  조성목 ,  피재은 ,  황치선

IPC: G03H1/04 ,  G03H1/00 ,  G03H1/18 ,  G03H1/26

Abstract: 본발명은홀로그램제조방법에관한것이다. 홀로그램제조방법은기판상에상전이막, 하드마스크막, 및포토레지스트막을순차적으로제공하는것; 상기포토레지스트막 상에패턴개구부를갖는포토마스크를배치하는것; 상기패턴개구부를통해상기포토레지스트막으로제1 광을조사하여, 상기포토레지스트막에상기하드마스크막을노출시키는제1 개구부를형성하는것; 상기하드마스크막을식각하여, 상기하드마스크막에상기상전이막을노출시키는제2 개구부를형성하는것; 그리고, 상기제2 개구부를통해상기상전이막으로제2 광을조사하여, 상기상전이막의일부를상전이시켜홀로그램영역을형성하는것을포함한다.

Abstract translation: 本发明涉及一种制造全息图的方法。 一种全息图制造方法，包括：在基板上依次提供相变膜，硬掩模膜和光刻胶膜; 在光致抗蚀剂膜上设置具有图案开口的光掩模; 通过经由所述图案开口以第一光照射所述光致抗蚀剂膜而形成用于将所述硬掩模膜暴露于所述光致抗蚀剂膜的第一开口; 蚀刻硬掩模膜以形成用于将相变膜暴露于硬掩模膜的第二开口; 并且通过第二开口用第二光照射相变膜以相变相变膜的一部分以形成全息图区域。