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公开(公告)号：KR100818267B1
公开(公告)日：2008-03-31
申请号：KR1020030075218
申请日：2003-10-27
Applicant: 삼성전자주식회사
IPC: H01L27/108
CPC classification number: H01L28/75 , H01L21/28556 , H01L27/10852 , H01L27/10855 , H01L28/55 , H01L28/65 , H01L28/90 , H01L28/91
Abstract: 산화 문제를 방지할 수 있는 커패시터, 이를 구비한 반도체 소자 및 그 제조 방법이 개시된다. 개시된 스택형 커패시터는 알루미늄을 포함한 금속을 포함하는 하부전극과, 산소를 포함하는 반응 가스에 의하여 하부전극 상에 형성된 유전체 층 및 유전체 층 상에 형성된 상부전극을 포함한다. 따라서, 하부전극 및 확산 방지막을 알루미늄(Al) 도핑된 메탈로 형성함으로써, 후속 공정에서 산소를 포함한 가스를 사용하여도 산화 문제가 발생하지 않는다. 또한, 산화 문제를 해결함으로써, TiAlN 하부 전극 사용시 누설전류(leakage current)가 개선되는 효과가 있으며, 하부 전극을 및 확산 방지막을 알루미늄(Al) 도핑된 메탈로 형성함으로써, 후속 공정에서 TiN 또는 일함수 높이가 높은 Ru를 상부에 사용하는 것이 가능하게 된다.
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公开(公告)号：KR100707190B1
公开(公告)日：2007-04-13
申请号：KR1020050038224
申请日：2005-05-07
Applicant: 삼성전자주식회사
IPC: H01L27/115 , B82Y10/00
CPC classification number: H01L45/144 , H01L27/2436 , H01L45/06 , H01L45/1233 , H01L45/1273 , H01L45/16 , Y10S977/762
Abstract: 본 발명은 상변환 메모리 소자 및 그 제조 방법에 관한 것이다. 콘택 플러그를 포함하는 하부 구조체; 상기 콘택 플러그의 표면으로부터 하부로 연장되어 형성된 나노 와이어; 상기 나노 와이어 상에 형성된 상변화막;을 포함하는 PRAM 소자 및 그 제조 방법를 제공한다. 따라서, PRAM 소자에 소비되는 리셋 또는 셋 전류를 크게 감소시킬 수 있다. .
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公开(公告)号：KR1020060115828A
公开(公告)日：2006-11-10
申请号：KR1020050038224
申请日：2005-05-07
Applicant: 삼성전자주식회사
IPC: H01L27/115 , B82Y10/00
CPC classification number: H01L45/144 , H01L27/2436 , H01L45/06 , H01L45/1233 , H01L45/1273 , H01L45/16 , Y10S977/762 , B82Y10/00
Abstract: A phase change memory device and its manufacturing method are provided to minimize the consumption of reset and set currents necessary for a phase change layer by forming a nano wire under the phase change layer. A phase change memory device comprises a lower structure, a nano wire, and a phase change layer. The lower structure includes a contact plug(27). The nano wire(28) is formed from an upper surface of the contact plug to a predetermined center portion of the contact plug. The phase change layer(29) is formed on the nano wire. The lower structure is composed of a semiconductor substrate, a gate structure on the substrate, source/drain regions at both sides of the gate structure in the substrate, and the contact plug on the source/drain regions.
Abstract translation: 提供了相变存储器件及其制造方法，通过在相变层下形成纳米线来最小化相变层所需的复位和设定电流的消耗。 相变存储器件包括下部结构，纳米线和相变层。 下部结构包括接触塞（27）。 纳米线（28）由接触插塞的上表面形成到接触插塞的预定中心部分。 相变层（29）形成在纳米线上。 下部结构由半导体衬底，衬底上的栅极结构，衬底中栅极结构的两侧的源极/漏极区域以及源极/漏极区域上的接触插塞构成。
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公开(公告)号：KR100741242B1
公开(公告)日：2007-07-19
申请号：KR1020060003661
申请日：2006-01-12
Applicant: 삼성전자주식회사
CPC classification number: B82Y40/00 , B05D1/00 , B05D3/0493 , B05D3/10 , B82Y30/00 , Y10T428/29
Abstract: 본 발명은 나노입자 표면을 전하를 띈 물질로 치환하여 개질하고, 진공건조한 후, 용매에 분산시켜 원심분리하여 수득된 나노입자의 분산용액을 이용해 박막을 형성하는 것을 특징으로 하는 나노입자의 분산방법 및 이를 이용한 나노입자 박막의 제조방법에 관한 것이다.
본 발명에 따르면, 나노입자의 불안정성(unstability), 결함(defects) 및 응집(aggregation)의 문제를 해결하여 대면적으로 균일하게 도포된 2차원 또는 3차원 나노입자 박막을 형성할 수 있기 때문에 플래쉬 메모리(flash memory), D램(DRAM), 하드 디스크(hard disk), 발광소자 및 OLED(Organic Light Emitting Diode) 등 다양한 분야에 효과적으로 적용할 수 있다.
나노입자, 표면 개질, 원심 분리, 진공 건조, 대면적, 균일, 2차원 기판, 3차원 기판Abstract translation: 纳米颗粒薄膜，分散纳米颗粒的方法和使用其制备纳米颗粒薄膜的方法。 分散纳米颗粒的方法可以包括用带电材料改性纳米颗粒的表面，在真空下干燥表面改性的纳米颗粒和/或将干燥的纳米颗粒分散在溶剂中。 根据所提供的方法，纳米颗粒薄膜可以表现出更大的稳定性，较小的缺陷和/或较小的纳米颗粒的聚集。 此外，可以制备二维和/或三维纳米颗粒薄膜，其中纳米颗粒可以在更大的区域上更均匀地施加。 通过该方法制备的纳米颗粒薄膜可以更有效地用于各种应用（例如闪存器件，DRAM，硬盘，发光器件，有机发光二极管（OLED）等）。
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公开(公告)号：KR100719345B1
公开(公告)日：2007-05-17
申请号：KR1020050032001
申请日：2005-04-18
Applicant: 삼성전자주식회사
IPC: H01L27/105
CPC classification number: H01L43/12 , B82Y10/00 , H01L27/228
Abstract: 자기 기억 장치의 형성 방법을 제공한다. 이 방법에 따르면, 캐핑 도전 패턴을 마스크로 사용하여 상부 자성막을 산화시킨다. 상부 자성막의 산화된 부분과 터널 베리어막의 식각선택비는 매우 우수하다. 이로써, 터널 베리어막을 식각정지층으로 하여 상부 자성막의 산화된 부분을 제거하여 상부 자성 패턴의 측벽 및 터널 베리어막을 노출시킨다. 상부 자성 패턴은 캐핑 도전 패턴 아래의 상부 자성막의 산화되지 않은 부분이다. 상부 자성막의 산화된 부분을 제거하는 동안에, 하부 자성막은 터널 베리어막에 의해 덮혀 있다. 이로써, 식각 부산물이 발생될지라도, 상부 자성 패턴과 하부 자성막의 쇼트 현상을 방지할 수 있다. 또한, 반강자성체 특성을 갖는 상부 자성막의 산화된 부분을 완전히 제거함으로써, 상부 자성 패턴의 특성 열화를 방지할 수 있다.
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Patent Agency Ranking
公开(公告)号：KR1020060056460A
公开(公告)日：2006-05-24
申请号：KR1020040095548
申请日：2004-11-20
Applicant: 삼성전자주식회사
CPC classification number: B82Y30/00 , B82Y40/00 , C01B32/162 , C01B2202/02 , Y10S977/842
Abstract: 상온 및 상압에서의 단일벽 탄소나노튜브 합성 방법에 관해 개시되어 있다. 개시된 본 발명은 탄소나노튜브 합성에 촉매로써 작용하는 촉매입자가 함유된 유기 금속 화합물과 탄소 공급원을 포함하는 혼합액을 형성하는 제1 단계와, 표면상에서 상기 탄소나노튜브가 합성되는 지지체를 상기 혼합액에 첨가하는 제2 단계와, 상기 지지체가 첨가된 상기 혼합액에 초음파를 조사하는 제3 단계를 포함하는 것을 특징으로 하는 단일벽 탄소나노튜브 합성 방법을 제공한다.
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公开(公告)号：KR101131137B1
公开(公告)日：2012-04-03
申请号：KR1020060120104
申请日：2006-11-30
Applicant: 삼성전자주식회사
IPC: H01L27/115 , H01L27/10 , H01L21/8247
CPC classification number: H01L45/148 , G11C11/5678 , G11C13/0004 , G11C2213/51 , G11C2213/79 , H01L27/2436 , H01L45/06 , H01L45/12 , H01L45/1233 , H01L45/143 , H01L45/144
Abstract: A phase change memory device and a method of manufacturing the phase change memory device are provided. The phase change memory device may include a switching element and a storage node connected to the switching element, wherein the storage node includes a bottom electrode and a top electrode, a phase change layer interposed between the bottom electrode and the top electrode, and a titanium-tellurium (Ti-Te)-based diffusion barrier layer interposed between the top electrode and the phase change layer. The Ti-Te based diffusion barrier layer may be a TixTe1-x layer wherein x may be greater than 0 and less than 0.5.
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公开(公告)号：KR1020080058019A
公开(公告)日：2008-06-25
申请号：KR1020060132039
申请日：2006-12-21
Applicant: 삼성전자주식회사
IPC: H01L27/115 , B82Y10/00
CPC classification number: H01L29/42332 , Y10T428/259 , B82Y10/00 , H01L21/28273 , H01L21/28282 , H01L29/4234 , H01L29/66825 , H01L29/66833
Abstract: A non-volatile memory device having an Al-doped charge trap layer and a method of fabricating the same are provided to prevent or reduce a tunneling layer from being damaged by silicon diffusion because a silicon rich oxide layer may be annealed in an incomplete oxidation condition. A non-volatile memory device having an Al-doped charge trap layer includes: a substrate(20) having a source(24) and a drain(22); a tunneling layer(30) on the substrate contacting the source and the drain; a charge trap layer(40) having a plurality of silicon nano dots(42) that trap charges and a silicon oxide layer(44) that covers the silicon nano dots on the tunneling layer; a blocking layer(50) formed on the charge trap layer; and a gate electrode(52) formed on the blocking layer, wherein the charge trap layer is doped with aluminum.
Abstract translation: 提供具有Al掺杂电荷陷阱层的非易失性存储器件及其制造方法，以防止或减少隧道层不被硅扩散损坏，因为富氧氧化物层可以在不完全氧化条件下退火 。 具有Al掺杂电荷陷阱层的非易失性存储器件包括：具有源极（24）和漏极（22）的衬底（20）; 所述衬底上的隧道层（30）接触所述源极和所述漏极; 具有捕获电荷的多个硅纳米点（42）的电荷陷阱层（40）和覆盖隧道层上的硅纳米点的氧化硅层（44）; 形成在所述电荷陷阱层上的阻挡层（50） 以及形成在所述阻挡层上的栅极（52），其中所述电荷陷阱层掺杂有铝。
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公开(公告)号：KR1020060094380A
公开(公告)日：2006-08-29
申请号：KR1020050015499
申请日：2005-02-24
Applicant: 삼성전자주식회사
IPC: G11C11/15
CPC classification number: G11C11/16 , G11C5/025 , G11C11/15 , H01L27/222 , H01L43/08 , H01L43/10 , H01L43/12
Abstract: 자기 집속막을 구비하는 자기 기억소자 및 그 형성 방법을 제공한다. 이 방법에 따르면, 반도체 기판 상에 제 1 자기집속막과 배선막을 형성한다. 상기 배선막과 상기 제 1 자기집속막을 차례로 패터닝하여 배선 패턴과 제 1 자기집속막 패턴을 형성한다. 상기 반도체 기판 상에 절연막을 콘포말하게 형성한다. 상기 절연막 상에 제 2 자기집속막을 콘포말하게 형성한다. 상기 제 2 자기집속막 상에 층간절연막을 형성한다. 그리고, 평탄화 공정을 진행하여 상기 배선 패턴 상의 적어도 상기 층간절연막 및 상기 제 2 자기집속막을 제거한다. 따라서, 디짓 라인의 측벽을 덮는 자기 집속막 패턴의 상부면이 종래보다 넓어져 자기장의 세기가 강해지므로 프로그램 효율을 높일 수 있다. 또한 디짓 라인과 같은 배선을 알루미늄으로 형성할 수 있으므로 실제 양산에 적용할 수 있다.
자기 기억 소자, 자기 집속막-
公开(公告)号：KR100590575B1
公开(公告)日：2006-06-19
申请号：KR1020040112299
申请日：2004-12-24
Applicant: 삼성전자주식회사
IPC: H01L21/027
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