公开(公告)号：KR1020170058714A

公开(公告)日：2017-05-29

申请号：KR1020150162658

申请日：2015-11-19

Applicant: 삼성전자주식회사

Inventor： 함부현 ,  강현재 ,  박성식 ,  배용국 ,  윤광섭 ,  윤범준 ,  이현창

IPC: H01L21/033 ,  H01L21/027 ,  H01L21/28 ,  G03F7/20

CPC classification number: H01L21/0337 ,  H01L21/3086 ,  H01L21/823431 ,  H01L23/544 ,  H01L2223/54426 ,  H01L2223/5446

Abstract: 반도체소자의패턴형성방법을제시한다. 반도체소자의패턴형성방법은제1 영역과제2 영역을포함하는기판상에, 마스크층과희생층을차례로형성하고, 제1 영역에형성된희생층을식각하여, 각각제1 폭을가지고, 제1 간격으로서로이격된복수개의제1 희생패턴부를형성하고, 제2 영역에형성된희생층을식각하여, 각각제1 간격크기와동일한제2 폭을가지고, 제1 폭크기와동일한제2 간격으로서로이격된복수개의제2 희생패턴부를형성하고, 복수개의제1 및제2 희생패턴부를제1 두께를가지고컨포말하게덮되, 제2 복수개의희생패턴사이에서머지(merge)되는스페이서막을형성하고, 복수개의제1 및제2 희생패턴부의상면을덮는스페이서막을제거하여, 복수개의제1 및제2 희생패턴의상면을노출시키고, 복수개의제1 및제2 희생패턴부가제거된영역에배치된마스크층을식각하여마스크패턴을형성하는것을포함한다.

Abstract translation: 提出了一种形成半导体器件的图案的方法。 图案通过形成在衬底包括第二区域，然后在掩模层和牺牲层上形成在所述第一区域的问题的半导体元件的方法，和蚀刻形成在第一区域上的牺牲层，各自具有第一宽度，第一 通过形成多个第一牺牲图案的彼此间隔远，与在第一步骤中的尺寸相同的第二宽度蚀刻形成在第二区域上的牺牲层，每个所述，第二到第一宽度尺寸相同的第二间隔 两个间隔开的多个第二牺牲图案部分的形成，mitje多个所形成的第一膜间隔物的第一第二牺牲图案部分适形于deopdoe之间合并（合并），第二多个牺牲图案的具有厚度，以及多个 通过第一mitje膜间隔物的除去覆盖第二牺牲图案部分的上表面上，通过蚀刻设置在所述多个第一mitje第二牺牲图案部分的掩模层暴露所述多个第一mitje第二牺牲图案的上表面被除去区域 并形成一个蒙版图案。

公开(公告)号：KR1020160065332A

公开(公告)日：2016-06-09

申请号：KR1020140168738

申请日：2014-11-28

Applicant: 삼성전자주식회사

Inventor： 이현창 ,  함부현 ,  배용국 ,  구자민 ,  백종화 ,  신희주 ,  정란경

IPC: H01L21/027

CPC classification number: H01L21/31144 ,  H01L21/0337 ,  H01L21/76897 ,  H01L23/544 ,  H01L2223/5442 ,  H01L2223/54426 ,  H01L2223/5446 ,  H01L21/0274

Abstract: 본발명은키 패턴들의형성방법및 이를이용한반도체소자의제조방법에관한것으로, 본발명은셀 영역상에게이트패턴들을형성함과동시에스크라이브레인영역상에게이트패턴들보다더 큰폭 및더 큰피치를갖는키 패턴들을형성할수 있다. 이로써, 키패턴들내부에보이드의발생을줄일수 있으며, 키패턴들의기울어짐현상을방지할수 있다. 나아가, 게이트패턴들양측에콘택플러그들을형성시, 키패턴들을잘못판독하는(misreading) 문제를개선할수 있다.

Abstract translation: 本发明涉及一种形成键图案的方法和使用该图案的半导体器件的制造方法。 本发明可以形成在单元区域上的栅极图案，同时形成具有比划线路区域上的栅极图案更宽的宽度和更高的间距的键图案，从而减少了键图案内的空隙的产生，并且防止了 关键模式。 此外，在形成栅极图案的两侧的接触插塞时，可以解决读取键图案的问题。

公开(公告)号：KR1020160015094A

公开(公告)日：2016-02-12

申请号：KR1020140097588

申请日：2014-07-30

Applicant: 삼성전자주식회사

Inventor： 김종수 ,  박동운 ,  박태회 ,  배용국 ,  오태환 ,  이창훈 ,  함부현

IPC: H01L23/544 ,  H01L21/66 ,  H01L21/027

CPC classification number: H01L21/76816 ,  G03F7/70633 ,  G03F7/70683 ,  H01L21/28518 ,  H01L21/31144 ,  H01L21/76811 ,  H01L21/76897 ,  H01L21/823437 ,  H01L21/823475 ,  H01L27/0207

Abstract: 기판상에하부층간절연층을형성하고, 상기하부층간절연층내에미러패턴을형성하고, 상기하부층간절연층및 상기미러패턴상에상부층간절연층을형성하고, 상기상부층간절연층상에상기미러패턴과수직으로정렬, 중첩하는어미자 패턴을형성하고, 상기어미자패턴상에희생층을형성하고, 및상기희생층상에아들자 패턴을형성하는것을포함하는오버레이마크를형성하는방법이설명된다.

Abstract translation: 形成覆盖标记的方法包括以下步骤：在基板上形成下层间绝缘层; 在下层间绝缘层中形成反射镜图案; 在下层间绝缘层和反射镜图案上形成上层间绝缘层; 形成与上层间绝缘层上的反射镜图案垂直对准并重叠的主刻度图案; 在主刻度图形上形成牺牲层; 并在牺牲层上形成游标刻度图案。

公开(公告)号：KR1020080066413A

公开(公告)日：2008-07-16

申请号：KR1020070003845

申请日：2007-01-12

Applicant: 삼성전자주식회사

Inventor： 강현재 ,  박준수 ,  최성원 ,  조한구 ,  여기성 ,  함부현

IPC: H01L21/027

CPC classification number: G03F9/708 ,  G03F7/70633 ,  G03F9/7076 ,  H01L23/544 ,  H01L2223/54426

Abstract: An alignment and an overlay key structure of a semiconductor device and a forming method of the same are provided to obtain high reliability by stabilizing a manufacturing process. A semiconductor substrate(110) includes a first alignment key region(A) and a second alignment key region(B). A plurality of first alignment keys(113) are provided in the first alignment key region. An anti-growth layer(115a) is formed to cover the first alignment key region including the first alignment keys. An isolation layer pattern(114b) is provided in the second alignment key region. A plurality of second alignment keys(115b) are formed on the isolation layer pattern. The anti-growth layer includes polysilicon. The isolation layer pattern is formed to define a plurality of first dummy alignment keys.

Abstract translation: 提供半导体器件的对准和覆盖键结构及其形成方法，以通过稳定制造工艺来获得高可靠性。 半导体衬底（110）包括第一对准键区（A）和第二对准键区（B）。 多个第一对准键（113）设置在第一对准键区域中。 形成防生长层（115a）以覆盖包括第一对准键的第一对准键区域。 隔离层图案（114b）设置在第二对准键区域中。 多个第二对准键（115b）形成在隔离层图案上。 抗生长层包括多晶硅。 形成隔离层图案以限定多个第一虚拟对准键。