公开(公告)号：KR100643853B1

公开(公告)日：2006-11-14

申请号：KR1020050048100

申请日：2005-06-04

Applicant: 삼성전자주식회사 ,  재단법인서울대학교산학협력재단

Inventor： 이효종 ,  이의형 ,  신홍재 ,  이내인 ,  이수근

IPC: H01L21/28

Abstract: A method for forming a damascene metal line of a semiconductor device and the semiconductor device manufactured thereby are provided to enhance the efficiency of processing by omitting the use of filler. A lower metal line(110) is formed on a semiconductor substrate(100). A mold pattern is formed on the resultant structure in order to define an opening portion capable of exposing the lower metal line to the outside. A via(131) is formed by filling a conductive material in the opening portion. An interlayer dielectric(150) is formed thereon. A trench for exposing the via to the outside is formed through the interlayer dielectric. A damascene metal line(161) for contacting the via is formed in the trench.

Abstract translation: 提供一种用于形成半导体器件的镶嵌金属线的方法和由此制造的半导体器件，以通过省略使用填充物来提高处理效率。 下部金属线（110）形成在半导体衬底（100）上。 在所得到的结构上形成模具图案以便限定能够将下部金属线暴露到外部的开口部分。 通孔（131）通过在开口部分填充导电材料而形成。 层间电介质（150）形成在其上。 通过层间介质形成用于将通孔暴露到外部的沟槽。 在沟槽中形成用于接触通孔的金属镶嵌金属线（161）。

公开(公告)号：KR100688561B1

公开(公告)日：2007-03-02

申请号：KR1020050066963

申请日：2005-07-22

Applicant: 삼성전자주식회사

Inventor： 이선정 ,  이수근 ,  신홍재 ,  김태범 ,  서봉석 ,  최승만

IPC: H01L21/28 ,  H01L21/304

Abstract: 금속 배선을 형성하는 데 있어서, 층간절연막에 형성되어 있는 듀얼 다마신 패턴과 같은 요부 내에 배리어막 및 금속막을 차례로 형성하고 상기 금속막을 CMP하여 상기 요부 내에만 남아 있는 금속 배선층을 형성한 후 배리어막을 CMP 하기 전에 상기 금속 배선층을 플라즈마 처리하는 단계를 포함하는 반도체 소자의 금속 배선 형성 방법에 관하여 개시한다. 상기 금속 배선층을 플라즈마 처리하는 동안 금속 배선층 내에서 압축 응력의 증가로 힐록(hillock)이 발생하고, 미세 패턴에서는 금속 그레인의 성장으로 금속 배선의 비저항이 감소한다. 이 때 발생한 힐록은 후속의 배리어막 및 층간절연막 CMP를 통해 제거되고, 후속 캡핑 절연막 형성시에는 힐록이 발생할 수 있는 취약 부분에서 전단계의 플라즈마 처리에 의해 이미 힐록이 발생된 후 제거되었기 때문에 힐록 발생이 크게 줄어들게 된다.
Cu, 힐록, 비저항, 그레인, 스트레스, EM, SM, CMP, 플라즈마

公开(公告)号：KR100524200B1

公开(公告)日：2005-10-26

申请号：KR1020030034305

申请日：2003-05-29

Applicant: 삼성전자주식회사

Inventor： 이수근 ,  박기철 ,  이경우

IPC: H01L27/146

Abstract: 0.13㎛ 이하 공정에서 제조할 수 있는 신규한 구조의 이미지 장치 및 그 제조 방법이 개시되어 있다. 광소자가 형성된 기판상에 상기 광소자를 덮고, 상기 광소자를 구동하기 위한 반도체 소자와 전기적으로 연결된 하부 콘택을 구비하는 하부 절연막을 형성한다. 상기 하부 절연막상에, 내부에 상기 하부 콘택과 접속하는 적어도 하나의 구리 콘택 또는 구리 배선라인과 상기 구리 콘택 또는 구리 배선의 구리 확산을 방지하기 위한 구리 확산 방지막을 포함하고, 상기 광소자 상부에 그 최상부 표면으로부터 상기 구리 확산 방지막을 통과하도록 광을 수집하기 위한 광소자 개구부를 갖는 층간 절연막 구조물을 형성한다. 투명 절연막은 상기 광소자 개구부를 매립하도록 형성한다. 상기 투명한 절연막상에 칼라필터 및 마이크로 렌즈를 형성한다. 구리를 사용하여 콘택을 형성할 수 있어서, 고집적 CMOS 이미지 센서를 제공할 수 있다.

公开(公告)号：KR1020040086682A

公开(公告)日：2004-10-12

申请号：KR1020030021036

申请日：2003-04-03

Applicant: 삼성전자주식회사

Inventor： 이경우 ,  이수근

IPC: H01L21/28

CPC classification number: H01L21/76807 ,  H01L23/5223 ,  H01L28/55 ,  H01L2924/0002 ,  H01L2924/00

Abstract: PURPOSE: A dual damascene wiring structure including a MIM(Metal-Insulator-Metal) capacitor and a fabricating method thereof are provided to enhance reliability by maintaining a dual damascene process and fabricating the MIM capacitor without adding a mask. CONSTITUTION: A via level IMD(Inter-Metal Dielectric) layer(115) is formed on a substrate including the first and the second bottom metal lines(105a,105b). A bottom electrode(140a) of a MIM capacitor and a via hole are formed by patterning the via level IMD layer. A metal layer(140b) for bottom electrode, a capacitor dielectric layer(145b), and a metal layer(150b) for top electrode are sequentially formed on the substrate. The MIM capacitor is formed by patterning the metal layer for the bottom electrode, the capacitor dielectric layer, and the metal layer for top electrode. A trench level IMD layer(170) is formed on the via level IMD layer. A dual damascene wiring groove and a trench are formed by etching the via level IMD layer and the trench level IMD layer. A dual damascene wiring(190) and a top metal wiring(192) are formed by burying metal into the dual damascene wiring groove and the trench.

Abstract translation: 目的：提供一种包括MIM（金属 - 绝缘体 - 金属）电容器及其制造方法的双镶嵌布线结构，以通过保持双镶嵌工艺并制造MIM电容器而不添加掩模来提高可靠性。 构成：在包括第一和第二底部金属线（105a，105b）的基板上形成通孔级IMD（金属间电介质）层115。 MIM电容器的底部电极（140a）和通孔形成通孔级IMD层。 用于底部电极的金属层（140b），电容器电介质层（145b）和用于顶部电极的金属层（150b）依次形成在基板上。 MIM电容器通过图案化用于底部电极的金属层，电容器介电层和用于顶部电极的金属层而形成。 沟道级IMD层（170）形成在通孔级IMD层上。 通过蚀刻通孔级IMD层和沟槽级IMD层形成双镶嵌布线槽和沟槽。 通过将金属埋入双镶嵌布线槽和沟槽中，形成双镶嵌布线（190）和顶金属布线（192）。

公开(公告)号：KR100419901B1

公开(公告)日：2004-03-04

申请号：KR1020010031455

申请日：2001-06-05

Applicant: 삼성전자주식회사

Inventor： 이경우 ,  신홍재 ,  김재학 ,  이수근

IPC: H01L21/28

Abstract: PURPOSE: A method for manufacturing a semiconductor device using dual damascene technology is provided to prevent an over-etch of a lower interconnection by using an etch stopping layer composed of an N-doped SiC layer. CONSTITUTION: An etch stopping layer(23) and an interlayer dielectric(26) are sequentially formed on a semiconductor substrate(100) having a lower conductive layer(20). A via hole(30) is formed to expose the etch stopping layer(23) by selectively etching the interlayer dielectric. A second photoresist pattern(32) is formed to expose portions of the interlayer dielectric(26) on the resultant structure. At this time, a photoresist residue(34) is remaining in the via hole. A groove(36) is formed by etching the exposed interlayer dielectric(26) using the second photoresist pattern(32) and the photoresist residue(34) as a mask. After removing the second photoresist pattern(32) and the photoresist residue(34), the surface of the lower conductive layer(20) is exposed by removing the exposed etch stopping layer(23). An N-doped SiC layer is used as the etch stopping layer(23).

Abstract translation: 目的：提供使用双镶嵌技术制造半导体器件的方法，以通过使用由N掺杂的SiC层构成的刻蚀停止层来防止对下互连的过度刻蚀。 构成：在具有下导电层（20）的半导体衬底（100）上依次形成刻蚀停止层（23）和层间绝缘层（26）。 通过选择性地蚀刻层间电介质来形成通孔（30）以暴露蚀刻停止层（23）。 形成第二光致抗蚀剂图案（32）以暴露所得结构上的部分层间电介质（26）。 此时，光刻胶残留物（34）留在通孔中。 通过使用第二光致抗蚀剂图案（32）和光致抗蚀剂残留物（34）作为掩模来蚀刻暴露的层间电介质（26）来形成凹槽（36）。 在去除第二光致抗蚀剂图案（32）和光致抗蚀剂残留物（34）之后，通过去除暴露的蚀刻停止层（23）来暴露下导电层（20）的表面。 使用N掺杂的SiC层作为蚀刻停止层（23）。

公开(公告)号：KR100389041B1

公开(公告)日：2003-06-25

申请号：KR1020000070973

申请日：2000-11-27

Applicant: 삼성전자주식회사

Inventor： 김원진 ,  이수근 ,  신홍재 ,  한재현 ,  김재학 ,  강호규

IPC: H01L21/28

Abstract: PURPOSE: A method for manufacturing an interconnection using a hydrogen silsesquioxane(HSQ) layer as an interlayer dielectric is provided to simplify a process for forming the interconnection, by performing a plasma treatment regarding the HSQ layer so that the HSQ layer is not damaged in a photolithography process to directly pattern the HSQ layer. CONSTITUTION: A low dielectric layer is formed on a semiconductor substrate(10). A plasma treatment process is performed regarding the entire surface of the low dielectric layer. The plasma-treated low dielectric layer is patterned to form an opening exposing a predetermined region of the semiconductor substrate. A conductive layer filling the opening is formed on the entire surface of the semiconductor substrate.

Abstract translation: 目的：提供一种制造使用氢倍半硅氧烷（HSQ）层作为层间电介质的互连的方法，以通过对HSQ层进行等离子体处理来简化形成互连的工艺，使得HSQ层不会在 光刻工艺直接图案化HSQ层。 构成：低介电层形成在半导体衬底（10）上。 关于低介电层的整个表面执行等离子体处理工艺。 经等离子体处理的低介电层被图案化以形成暴露半导体衬底的预定区域的开口。 填充开口的导电层形成在半导体衬底的整个表面上。

公开(公告)号：KR1020010008775A

公开(公告)日：2001-02-05

申请号：KR1019990026765

申请日：1999-07-03

Applicant: 삼성전자주식회사

Inventor： 이승재 ,  이수근 ,  임훈

IPC: H01L21/76

CPC classification number: H01L21/76229

Abstract: PURPOSE: A method for forming a shallow trench isolation of a semiconductor device is provided to improve leakage current property and to realize a good gap filling property. CONSTITUTION: On a semiconductor substrate(100), a pad oxide layer(102), a silicon nitride layer(104) and a high temperature oxide layer are formed in sequence as an active mask layer. Then, the substrate(100) is etched by reactive ion etching to form a plurality of trenches therein. Here, the high temperature oxide layer is removed. Thereafter, a thermal oxide layer is grown on a side wall of the trench, and a silicon nitride layer and an oxide layer are deposited thereon in sequence. Next, a high density plasma oxide layer(110) is deposited on the resultant structure, and then a capping oxide layer is formed thereon in a plasma manner by using tetra-ethyl ortho silicate(TEOS) as a source. Thereafter, the capping oxide layer and the plasma oxide layer(110) are polished until the active mask layer(102,104) is exposed. Therefore, the shallow trenches filled with the planarized plasma oxide layer(110) are obtained.

Abstract translation: 目的：提供一种用于形成半导体器件的浅沟槽隔离的方法，以改善泄漏电流特性并实现良好的间隙填充特性。 构成：在半导体衬底（100）上依次形成衬垫氧化物层（102），氮化硅层（104）和高温氧化物层作为有源掩模层。 然后，通过反应离子蚀刻蚀刻衬底（100）以在其中形成多个沟槽。 这里，除去高温氧化物层。 此后，在沟槽的侧壁上生长热氧化物层，并且依次沉积氮化硅层和氧化物层。 接下来，在所得结构上沉积高密度等离子体氧化物层（110），然后通过使用四乙基原硅酸盐（TEOS）作为源，以等离子体形式在其上形成覆盖氧化物层。 然后，研磨覆盖氧化物层和等离子体氧化物层（110），直到暴露有源掩模层（102,104）。 因此，获得填充有平坦化等离子体氧化物层（110）的浅沟槽。

公开(公告)号：KR100271948B1

公开(公告)日：2000-11-15

申请号：KR1019980052238

申请日：1998-12-01

Applicant: 삼성전자주식회사

Inventor： 구자흠 ,  이수근 ,  김철성 ,  서태욱 ,  이응준 ,  정주혁

IPC: H01L21/24

CPC classification number: H01L29/665 ,  H01L21/28518

Abstract: 반도체 장치의 셀프-얼라인 실리사이드 형성방법이 개시되어 있다. 반도체 기판의 상부에 게이트층을 형성하고 게이트층을 패터닝한 후, 결과물의 상부에 금속층을 형성한다. 금속층의 상부에 제1 캡핑층을 형성한 후, 기판을 제1 온도로 가열하여 게이트층의 상부에 금속 실리사이드를 형성한다. 미반응된 금속층과 제1 캡핑층을 제거한 후, 결과물의 상부에 제2 캡핑층을 형성한다. 기판을 제1 온도보다 높은 제2 온도로 가열한다. 제2 캡핑층에 의해 고온의 2차 열처리시 실리사이데이션 반응 속도를 억제하여 양호한 모폴로지를 갖는 실리사이드를 얻을 수 있다.

公开(公告)号：KR1020000037607A

公开(公告)日：2000-07-05

申请号：KR1019980052238

申请日：1998-12-01

Applicant: 삼성전자주식회사

Inventor： 구자흠 ,  이수근 ,  김철성 ,  서태욱 ,  이응준 ,  정주혁

IPC: H01L21/24

CPC classification number: H01L29/665 ,  H01L21/28518

Abstract: PURPOSE: A self-aligning silicide forming method is provided to obtain a stable bonding leakage characteristics and improve the thermal stability of a cobalt silicide. CONSTITUTION: A gate layer(106) is formed on an upper portion of a semiconductor substrate(100), and then the gate layer(106) is patterned. A metal layer is formed on an upper portion of the gate layer(106). A first capping layer is formed on an upper portion of the metal layer. A metal silicide is formed on an upper portion of the gate layer(106) by heating the semiconductor substrate(100) at a first temperature. Then, the metal layer and the first capping layer are removed. A second capping layer(120) is formed on an upper portion of the resultant structure. Then, the substrate is heated at a second temperature higher than the first temperature.

Abstract translation: 目的：提供自对准硅化物形成方法，以获得稳定的接合漏电特性，并提高硅化钴的热稳定性。 构成：在半导体衬底（100）的上部形成栅极层（106），然后对栅极层（106）进行构图。 金属层形成在栅极层（106）的上部。 第一覆盖层形成在金属层的上部。 通过在第一温度下加热半导体衬底（100），在栅极层（106）的上部形成金属硅化物。 然后，去除金属层和第一覆盖层。 在所得结构的上部形成第二盖层（120）。 然后，在高于第一温度的第二温度下加热基板。

公开(公告)号：KR1020000033430A

公开(公告)日：2000-06-15

申请号：KR1019980050280

申请日：1998-11-23

Applicant: 삼성전자주식회사

Inventor： 오혁상 ,  이수근 ,  서태욱

IPC: H01L21/28

Abstract: PURPOSE: A method for manufacturing a semiconductor device is provided to utilize a dual-damascene so that an etching time is reduced, a profile of a via-contact opening is not varied, and a mis-alignment is prevented. CONSTITUTION: A patterning is performed to a 1st insulation layer evaporated on a semiconductor substrate, so that openings for via-contact are formed. Next, a 2nd insulation layer of low step coverage is slightly evaporated, so that an empty area is formed in the openings. Next, a trench is formed by patterning the 2nd insulation layer. Next, conductive material is simultaneously filled in the empty area and trench.

Abstract translation: 目的：提供一种用于制造半导体器件的方法以利用双镶嵌，使得蚀刻时间减少，通孔接触开口的轮廓不变，并且防止错误对准。 构成：对在半导体衬底上蒸发的第一绝缘层进行图案化，从而形成用于通孔接触的开口。 接下来，低阶覆盖层的第二绝缘层稍微蒸发，从而在开口中形成空白区域。 接下来，通过图案化第二绝缘层形成沟槽。 接下来，导电材料同时填充在空区域和沟槽中。