公开(公告)号：KR100643853B1

公开(公告)日：2006-11-14

申请号：KR1020050048100

申请日：2005-06-04

Applicant: 삼성전자주식회사 ,  재단법인서울대학교산학협력재단

Inventor： 이효종 ,  이의형 ,  신홍재 ,  이내인 ,  이수근

IPC: H01L21/28

Abstract: A method for forming a damascene metal line of a semiconductor device and the semiconductor device manufactured thereby are provided to enhance the efficiency of processing by omitting the use of filler. A lower metal line(110) is formed on a semiconductor substrate(100). A mold pattern is formed on the resultant structure in order to define an opening portion capable of exposing the lower metal line to the outside. A via(131) is formed by filling a conductive material in the opening portion. An interlayer dielectric(150) is formed thereon. A trench for exposing the via to the outside is formed through the interlayer dielectric. A damascene metal line(161) for contacting the via is formed in the trench.

Abstract translation: 提供一种用于形成半导体器件的镶嵌金属线的方法和由此制造的半导体器件，以通过省略使用填充物来提高处理效率。 下部金属线（110）形成在半导体衬底（100）上。 在所得到的结构上形成模具图案以便限定能够将下部金属线暴露到外部的开口部分。 通孔（131）通过在开口部分填充导电材料而形成。 层间电介质（150）形成在其上。 通过层间介质形成用于将通孔暴露到外部的沟槽。 在沟槽中形成用于接触通孔的金属镶嵌金属线（161）。

公开(公告)号：KR1020080104793A

公开(公告)日：2008-12-03

申请号：KR1020070052108

申请日：2007-05-29

Applicant: 재단법인서울대학교산학협력재단

Inventor： 이효종 ,  김재훈 ,  김도현 ,  한흥남 ,  오규환

IPC: H01L21/28 ,  H01L21/3205 ,  H01L21/768

CPC classification number: H01L21/76877 ,  H01L21/3212 ,  H01L21/76802 ,  H01L21/76873

Abstract: A copper damascene formation method is provided to improve the reliability of copper wire by preventing the void on the copper wire from being generated in a copper damascene formation process. A copper damascene formation method comprises the step for forming the first insulation layer(322) on the top of the substrate; the step for etching selectively the first insulation layer in order to form the bottom trench; the step for filling the first copper layer on the bottom trench; the step for forming the second insulation layer on the first insulation layer and the first copper layer; the step for etching selectively the second insulation layer in order to form the via hole and upper trench; the step for filling the second copper layer(350) on the via hole and upper trench. The first copper layer fills the bottom trench with the state where a part of insulating layer which is not etched remains during the step for etching selectively the first insulation layer on the bottom trench.

Abstract translation: 提供铜镶嵌方法，以通过防止在铜镶嵌形成工艺中产生铜线上的空隙来提高铜线的可靠性。 铜镶嵌方法包括在基板的顶部上形成第一绝缘层（322）的步骤; 选择性地蚀刻第一绝缘层以形成底部沟槽的步骤; 用于在底部沟槽上填充第一铜层的步骤; 在第一绝缘层和第一铜层上形成第二绝缘层的步骤; 选择性地蚀刻第二绝缘层以形成通孔和上沟槽的步骤; 用于将第二铜层（350）填充在通孔和上沟槽上的步骤。 第一铜层填充底部沟槽，其中在用于选择性地蚀刻底部沟槽上的第一绝缘层的步骤期间残留未被蚀刻的绝缘层的一部分的状态。

公开(公告)号：KR100886257B1

公开(公告)日：2009-03-02

申请号：KR1020070052108

申请日：2007-05-29

Applicant: 재단법인서울대학교산학협력재단

Inventor： 이효종 ,  김재훈 ,  김도현 ,  한흥남 ,  오규환

IPC: H01L21/28 ,  H01L21/3205 ,  H01L21/768

Abstract: 보이드 발생을 억제하여 신뢰성이 높은 구리 배선을 제조할 수 있는 구리 다마신 형성 방법이 개시된다. 본 발명에 따른 구리 다마신 형성 방법은 기판(310) 상에 제1 절연층(320)을 형성하는 단계; 하부 트렌치(324)를 형성하기 위하여 제1 절연층(320)을 선택적으로 식각하는 단계; 하부 트렌치(324)에 제1 구리층(330)을 채우는 단계; 제1 절연층(322) 및 제1 구리층(330) 상에 제2 절연층(340)을 형성하는 단계; 비아홀(344) 및 상부 트렌치(346)를 형성하기 위하여 제2 절연층(340)을 선택적으로 식각하는 단계; 및 비아홀(344) 및 상부 트렌치(346) 상에 제2 구리층(350)을 채우는 단계를 포함한다. 특히, 본 발명은 제1 절연층(320)을 선택적으로 식각하는 단계에서 식각되지 않은 일부 절연층(326)이 하부 트렌치(324) 상에 남아 있는 상태에서 하부 트렌치(324)에 제1 구리층(330)을 채우는 것을 특징으로 한다.
금속 배선, 신뢰성, 구리 다마신, 배선 결함, 보이드

公开(公告)号：KR100755661B1

公开(公告)日：2007-09-05

申请号：KR1020050018795

申请日：2005-03-07

Applicant: 삼성전자주식회사

Inventor： 이효종 ,  김선정

IPC: C25D17/02 ,  C25D17/00

CPC classification number: C25D17/10 ,  C25D7/123 ,  C25D17/001 ,  H01L21/2885

Abstract: 도금 처리 공정에서 사용되는 도금 처리 장치가 제공된다. 도금 처리 장치는 도금액이 공급되며 도금액 입구 및 도금액 출구가 형성되어 있는 도금조, 도금조 내에 설치되어 있는 애노드, 애노드와 소정 간격 이격되어 대향하며 피도금물이 설치되는 캐소드 및 애노드와 캐소드 사이에 설치되는 플로팅 전극을 포함한다.
도금 처리 장치, 플로팅 전극, 애노드, 캐소드, 피도금물, 도금층

公开(公告)号：KR100689665B1

公开(公告)日：2007-03-08

申请号：KR1020030078195

申请日：2003-11-06

Applicant: 삼성전자주식회사

Inventor： 손홍성 ,  이효종 ,  이의형 ,  하상록 ,  김일룡 ,  김이권

IPC: H01L27/04

CPC classification number: H01L28/10 ,  H01F41/041 ,  H01F2017/0046 ,  H01L23/5227 ,  H01L27/08 ,  H01L2924/0002 ,  H01L2924/00

Abstract: 저렴한 비용으로 제조할 수 있는 SOC용 인덕터의 제조 방법이 개시되어 있다. 상기 인덕터는 하부 배선 상에 형성된 씨드층으로부터 성장한 인접하는 도전성 패턴들이 수평 및 수직 성장을 통해 서로 연결되어 형성된 도전성 라인을 포함한다. 전해 또는 무전해 도금 공정을 적용하여 저렴한 비용으로 간단하게 인덕터를 제조할 수 있으며, 도전성 라인의 폭 및 높이를 원하는 수준까지 향상시킬 수 있으므로 높은 단차를 갖는 나선형 구조의 인덕터를 형성할 수 있다.

公开(公告)号：KR100555513B1

公开(公告)日：2006-03-03

申请号：KR1020030053890

申请日：2003-08-04

Applicant: 삼성전자주식회사

Inventor： 안정훈 ,  이효종 ,  이경태 ,  이경우 ,  이수근 ,  서봉석

IPC: H01L21/28

CPC classification number: H01L21/76877 ,  H01L21/76847

Abstract: 본 발명의 금속배선구조는, 제1 층간절연막 내에 배치된 하부금속배선막패턴을 포함한다. 제1 층간절연막 및 하부금속막패턴 위에는 하부금속막패턴의 일부표면을 노출시키는 비아컨택홀을 갖는 금속간절연막이 배치된다. 금속간절연막 위에는 비아컨택홀을 노출시키는 트랜치를 갖는 제2 층간절연막을 배치시킨다. 비아컨택홀의 측면 및 제2 하부금속배선막패턴의 노출표면 위에는 장벽금속층이 형성된다. 장벽금속층 위에는 비아컨택홀 내부를 채우고 트랜치의 일부를 채우는 제1 상부금속배선막패턴이 배치된다. 제1 상부금속배선막패턴 위에는 보이드확산방지막이 배치된다. 그리고 보이드확산방지막 위에는 트랜치 내부를 모두 채우는 제2 상부금속배선막패턴이 배치된다.

公开(公告)号：KR1020060002651A

公开(公告)日：2006-01-09

申请号：KR1020040051786

申请日：2004-07-03

Applicant: 삼성전자주식회사

Inventor： 이효종 ,  이태훈

IPC: H04N5/349

CPC classification number: H04N5/349

Abstract: 이미지 센서의 해상도를 향상시킬 수 있는 데이터 처리 방법에 관한 것이다.
이미지 센서 해상도 향상 방법은 소정의 해상도를 가지는 매트릭스 형태의 이미지 센서를 일정 방향으로 단위화소 길이의 행 방향 또는 열 방향으로 1/N만큼씩 이동시키면서 얻은 N개의 이미지 데이터를 저장하는 단계와, N개의 이미지 데이터를 행 또는 열 방향으로 인터믹싱배열(intermixing and arraging)하는 단계 및 인터믹싱배열된 이미지 데이터를 처리하여 이미지 센서의 해상도의 N배의 해상도를 가지는 고화질의 이미지 데이터를 추정하는 단계를 포함한다.
이미지 데이터, 이미지 센서, 데이터 처리, 해상도

公开(公告)号：KR1020050026272A

公开(公告)日：2005-03-15

申请号：KR1020030063293

申请日：2003-09-09

Applicant: 삼성전자주식회사

Inventor： 이효종 ,  이경우 ,  안정훈 ,  하상록 ,  손홍성 ,  서봉석 ,  홍덕호 ,  정세영 ,  이종원 ,  이수근

IPC: H01L21/28

Abstract: A method of forming a metal line of a semiconductor device is provided to restrain electrical failure of a metal line or a metal plug by using an alloy line. An insulating layer(302) with a damascene pattern composed of a first trench(304a) and a via hole(306) and a second trench(304b) is formed on a lower layer(300). A diffusion barrier(308), a first seed layer, and a first conductive layer are sequentially formed thereon. At this time, the via hole and the second trench are completely filled with the first conductive layer. An additional material layer and a second conductive layer are sequentially formed on the resultant structure to fill completely the first trench. The insulating layer is exposed to the outside by planarizing the resultant structure. An alloy layer(314) is formed in the via hole and the first trench by using a heat treatment.

Abstract translation: 提供形成半导体器件的金属线的方法，以通过使用合金线来抑制金属线或金属插塞的电气故障。 在下层（300）上形成具有由第一沟槽（304a）和通孔（306）和第二沟槽（304b）组成的镶嵌图案的绝缘层（302）。 在其上依次形成扩散阻挡层（308），第一籽晶层和第一导电层。 此时，通孔和第二沟槽被完全填充有第一导电层。 在所得结构上依次形成附加材料层和第二导电层，以完全填充第一沟槽。 通过平坦化所得结构将绝缘层暴露于外部。 通过热处理在通孔和第一沟槽中形成合金层（314）。

公开(公告)号：KR1020050025815A

公开(公告)日：2005-03-14

申请号：KR1020030062751

申请日：2003-09-08

Applicant: 삼성전자주식회사

Inventor： 이성배 ,  하상록 ,  이효종

IPC: B24B37/013 ,  B24B37/00 ,  H01L21/304

CPC classification number: H01L21/3212 ,  B24B37/042 ,  H01L21/31053

Abstract: A chemical mechanical polishing method is provided to detect an end point accurately, and to reduce polishing errors by detecting a real time polishing state without an additional end point detector in spite of passing operation time. A polishing end time is set(S1), and a substrate is polished by rotating an abrasive pad or the substrate while pressing the substrate to the abrasive pad including abrasive fluid under specific pressure. The substrate is polished while increasing an amount of accessory products deposited on the abrasive pad(S2), and the polishing rate is decreased by the accessory products deposited on the abrasive pad(S3). A work piece is polished according to desired value by finishing polishing at polishing end time(S4). The amount of accessory products is controlled by regulating supply or discharge of the abrasive fluid, and polishing end time is set by checking polishing result of plural samples.

Abstract translation: 提供了一种化学机械抛光方法来精确地检测终点，并通过检测实时抛光状态而减少抛光误差，而无需额外的终点检测器，尽管经过操作时间。 设置抛光结束时间（S1），并且通过在将衬底压到包括在特定压力下的磨料流体的磨料衬垫的同时旋转磨料垫或衬底来抛光衬底。 抛光衬底，同时增加沉积在研磨垫（S2）上的附加产品的量，并且通过沉积在研磨垫（S3）上的附属产品来降低抛光速率。 通过在抛光结束时间进行精加工抛光，根据期望值对工件进行抛光（S4）。 通过调节磨料流体的供给或排出来控制辅助产品的数量，并通过检查多个样品的抛光结果来设定抛光结束时间。

公开(公告)号：KR100672941B1

公开(公告)日：2007-01-24

申请号：KR1020040079543

申请日：2004-10-06

Applicant: 삼성전자주식회사

Inventor： 이종원 ,  이효종 ,  홍창기 ,  홍욱선

IPC: C09K3/14

Abstract: 구리 다마신 공정 후에 웨이퍼 상에 발생하는 부식을 효과적으로 억제할 수 있는 부식 억제 세정 용액 및 이를 이용하는 씨엠피 공정을 제공한다. 상기 부식 억제 세정 용액은 테트라졸(tetrazole) 화합물을 포함하는 부식억제제; 용매; 및 pH 조절제를 포함한다. 상기 부식 억제 세정 용액은 구리를 포함하는 웨이퍼의 표면을 세정하는 세정 공정에 사용될 수 있다. 또한 구리막을 연마하는 CMP 공정 후에, 상기 부식 억제 세정 용액을 이용하여 연마 패드를 컨디셔닝할 수 있다.
부식 억제