公开(公告)号：KR100643853B1

公开(公告)日：2006-11-14

申请号：KR1020050048100

申请日：2005-06-04

Applicant: 삼성전자주식회사 ,  재단법인서울대학교산학협력재단

Inventor： 이효종 ,  이의형 ,  신홍재 ,  이내인 ,  이수근

IPC: H01L21/28

Abstract: A method for forming a damascene metal line of a semiconductor device and the semiconductor device manufactured thereby are provided to enhance the efficiency of processing by omitting the use of filler. A lower metal line(110) is formed on a semiconductor substrate(100). A mold pattern is formed on the resultant structure in order to define an opening portion capable of exposing the lower metal line to the outside. A via(131) is formed by filling a conductive material in the opening portion. An interlayer dielectric(150) is formed thereon. A trench for exposing the via to the outside is formed through the interlayer dielectric. A damascene metal line(161) for contacting the via is formed in the trench.

Abstract translation: 提供一种用于形成半导体器件的镶嵌金属线的方法和由此制造的半导体器件，以通过省略使用填充物来提高处理效率。 下部金属线（110）形成在半导体衬底（100）上。 在所得到的结构上形成模具图案以便限定能够将下部金属线暴露到外部的开口部分。 通孔（131）通过在开口部分填充导电材料而形成。 层间电介质（150）形成在其上。 通过层间介质形成用于将通孔暴露到外部的沟槽。 在沟槽中形成用于接触通孔的金属镶嵌金属线（161）。

公开(公告)号：KR101574107B1

公开(公告)日：2015-12-04

申请号：KR1020100012951

申请日：2010-02-11

Applicant: 삼성전자주식회사

Inventor： 장종광 ,  지승헌 ,  신홍재 ,  정용진 ,  오영묵 ,  이주범

IPC: H01L21/8238 ,  H01L21/336

CPC classification number: H01L21/823864 ,  H01L21/28079 ,  H01L21/28088 ,  H01L21/28123 ,  H01L21/823807 ,  H01L21/823814 ,  H01L21/823842 ,  H01L29/165 ,  H01L29/66545 ,  H01L29/6659 ,  H01L29/66636 ,  H01L29/7834 ,  H01L29/7848

Abstract: 반도체장치의제조방법이제공된다. 본발명의일 실시예에따른반도체장치의제조방법은, 반도체기판상에게이트절연막및 희생게이트전극을포함하는게이트패턴을형성하는단계; 상기반도체기판및 상기게이트패턴상에식각정지층및 절연층을형성하는단계; 상기식각정지층이드러날때까지상기절연층을제거하는단계; 상기희생게이트전극이드러날때까지상기식각정지층을에치백하는단계; 상기희생게이트전극을제거하고, 결과물의전체구조상부에금속층을형성하는단계; 상기절연층이드러날때까지상기금속층을제거하는단계; 및상기금속층을미리설정된타겟으로에치백하는단계를포함한다.

Abstract translation: 提供了一种制造半导体器件的方法。 根据本发明实施例的制造半导体器件的方法包括：在半导体衬底上形成包括栅极绝缘膜和牺牲栅电极的栅极图案; 在半导体衬底和栅极图案上形成蚀刻停止层和绝缘层; 去除绝缘层直到暴露出蚀刻停止层; 蚀刻蚀刻停止层直到牺牲栅极电极暴露; 去除牺牲栅电极并在所得结构的整个结构上形成金属层; 去除金属层直到绝缘层暴露; 并将金属层回蚀至预定目标。

公开(公告)号：KR1020100081764A

公开(公告)日：2010-07-15

申请号：KR1020090001154

申请日：2009-01-07

Applicant: 삼성전자주식회사

Inventor： 장종광 ,  신홍재 ,  이내인 ,  남서우 ,  이인근 ,  이정훈

IPC: H01L21/027

CPC classification number: H01L21/32139 ,  G03F7/70475 ,  H01L21/0337 ,  H01L21/3086 ,  H01L27/11521

Abstract: PURPOSE: A method for fabricating a semiconductor integrated circuit device is provided to prevent the damage of a layer to be etched by forming a sacrificial layer on an intermediate mask pattern and simultaneously etching the sacrificial layer and a first pattern. CONSTITUTION: A layer to be etched(110a), a first layer, and a second layer are successively formed on a substrate(100a). A first etching mask including a plurality of first line patterns, which is spaced apart in a first pitch, on the first layer and the second layer. The second layer and the first layer are successively etched using the first etching mask in order to form an intermediate mask pattern(142a) including second patterns(132a, 132b) and first patterns(121a, 121b). Second etching masks(320a, 320b) including a plurality of second line patterns, which is spaced apart in a second pitch, are formed on the intermediated mask pattern.

Abstract translation: 目的：提供一种制造半导体集成电路器件的方法，通过在中间掩模图案上形成牺牲层，同时蚀刻牺牲层和第一图案，防止蚀刻层的损伤。 构成：在基板（100a）上依次形成被蚀刻层（110a），第一层和第二层。 第一蚀刻掩模，其包括在第一层和第二层上以第一间距间隔开的多个第一线图案。 使用第一蚀刻掩模连续蚀刻第二层和第一层，以形成包括第二图案（132a，132b）和第一图案（121a，121b）的中间掩模图案（142a）。 在中间掩模图案上形成包括以第二间距间隔开的多个第二线图案的第二蚀刻掩模（320a，320b）。

公开(公告)号：KR1020090070713A

公开(公告)日：2009-07-01

申请号：KR1020070138822

申请日：2007-12-27

Applicant: 삼성전자주식회사

Inventor： 이선정 ,  신홍재

IPC: H01L21/66 ,  G11C29/00

CPC classification number: G01R31/31717 ,  G11C11/41 ,  G11C29/02 ,  G11C29/025 ,  G11C29/50008

Abstract: A test device and a semiconductor integrated circuit device are provided to improve reliability and productivity by performing a test by reflecting the bridge states of shared contacts. A plurality of test shared contacts are formed in an upper part of a semiconductor substrate. The plurality of test shared contacts are adjacently formed to make a pair. A first test structure(310) includes a plurality of a first test wiring(312) and a first body wiring(314). The test wiring is formed in the upper part of the test shared contact to be electrically connected to at least one test shared contact. The plurality of test shared contacts are electrically connected to one test shared contact among the test shared contacts making the pair. The first body wiring electrically connects the plurality of first test wirings. A second test structure(320) includes a plurality of second test wirings(322) and the second body wiring(324).

Abstract translation: 提供一种测试装置和半导体集成电路装置，以通过反映共享触点的桥状态进行测试来提高可靠性和生产率。 多个测试共用触点形成在半导体衬底的上部。 多个测试共享联系人相邻形成以便成对。 第一测试结构（310）包括多个第一测试布线（312）和第一主体布线（314）。 测试布线形成在测试共享触点的上部，以与至少一个测试共享触点电连接。 多个测试共享触点电连接到使得该对的测试共享触点之间的一个测试共享触点。 第一主体布线将多个第一测试布线电连接。 第二测试结构（320）包括多个第二测试布线（322）和第二主体布线（324）。

公开(公告)号：KR1020070121484A

公开(公告)日：2007-12-27

申请号：KR1020060081752

申请日：2006-08-28

Applicant: 삼성전자주식회사

Inventor： 서봉석 ,  신홍재 ,  이선정 ,  선민철 ,  이정훈

IPC: H01L21/336

CPC classification number: H01L21/76846

Abstract: A method of fabricating a semiconductor device and the semiconductor fabricated by the same are provided to prevent an ohmic layer and a nickel silicide layer from reacting with each other during a subsequent process. A gate electrode(110) is formed on a semiconductor substrate(100), and then a source/drain region(122) is formed in the semiconductor substrate at both sides of the gate electrode. A nickel silicide layer(132) is formed on surfaces of the gate electrode and the source/drain region. An interlayer dielectric(140) with contact holes(142), through which the surface of the nickel silicide layer is exposed, is formed on the substrate. An ohmic layer is formed by depositing a refractory metal conformably along the contact holes. A diffusion barrier is formed on the ohmic layer conformably along the contact holes, and then a metal layer is formed by burying a metal material within the contact holes.

Abstract translation: 提供制造半导体器件的方法和由其制造的半导体，以防止欧姆层和硅化镍层在随后的工艺中彼此反应。 在半导体衬底（100）上形成栅电极（110），然后在半导体衬底的栅电极两侧形成源/漏区（122）。 在栅极电极和源极/漏极区域的表面上形成硅化镍层（132）。 在衬底上形成具有接触孔（142）的层间电介质（140），通过该接触孔露出硅化镍层的表面。 通过沿着接触孔平顺地沉积难熔金属形成欧姆层。 在欧姆层上沿着接触孔形成扩散阻挡层，然后通过在接触孔内埋入金属材料形成金属层。

公开(公告)号：KR1020070101601A

公开(公告)日：2007-10-17

申请号：KR1020060032797

申请日：2006-04-11

Applicant: 삼성전자주식회사

Inventor： 김기철 ,  신홍재 ,  이내인 ,  오영묵

IPC: H01L21/76

CPC classification number: H01L21/76232 ,  H01L21/0337 ,  H01L21/3086

Abstract: A method for forming an STI region of a semiconductor device is provided to improve the reliability without the degradation of integration level by increasing an isolation path using a buried gap. A trench with a predetermined depth is formed at an isolation region of a semiconductor substrate(11). A buried gap is formed under the trench in the substrate. The width of the buried gap is larger than that of the trench. The buried gap is connected through the trench. The buried gap is partially filled with an oxide layer(51), wherein the oxide layer is made of an ozone rich TEOS layer. An isolation layer is formed on the resultant structure by filling completely the trench using an insulating layer.

Abstract translation: 提供一种用于形成半导体器件的STI区域的方法，以通过增加使用埋入间隙的隔离路径来提高可靠性而不会降低集成度。 在半导体衬底（11）的隔离区域形成具有预定深度的沟槽。 在衬底的沟槽下面形成埋入的间隙。 埋入间隙的宽度大于沟槽的宽度。 埋入的间隙通过沟槽连接。 埋置的间隙部分地填充有氧化物层（51），其中氧化物层由富含臭氧的TEOS层制成。 通过使用绝缘层完全填充沟槽，在所得结构上形成隔离层。

公开(公告)号：KR100745986B1

公开(公告)日：2007-08-06

申请号：KR1020040103088

申请日：2004-12-08

Applicant: 삼성전자주식회사

Inventor： 이경우 ,  신홍재 ,  김재학

IPC: H01L21/28 ,  B82Y40/00

CPC classification number: H01L21/76808

Abstract: 다공 생성 물질을 포함하는 충전재를 사용하여 층간 절연막의 손상을 최소화할 수 있는 미세 전자 소자의 듀얼 다마신 배선제조 방법이 제공된다. 듀얼 다마신 제조 방법은 비아를 다공 생성 물질(porogen)을 포함하는 충전재로 채운후, 비아를 매립한 충전재와 층간 절연막을 일부 식각하여 비아와 연결되고 배선이 형성될 트렌치를 형성한다. 이어서, 비아에 잔류하는 충전재의 다공 생성 물질을 제거하여 충전재내에 다공을 생성한 후, 다공이 생성된 충전재를 제거하고, 트렌치 및 비아를 배선 물질로 채워서 듀얼 다마신 배선을 완성한다.
듀얼 다마신, 층간절연막 손상, 다공 생성 물질

公开(公告)号：KR1020060122462A

公开(公告)日：2006-11-30

申请号：KR1020050044960

申请日：2005-05-27

Applicant: 한양대학교 산학협력단 ,  삼성전자주식회사

Inventor： 김태환 ,  곽계달 ,  신홍재

IPC: H02M3/07

CPC classification number: H02M3/073

Abstract: A charge pump and a low-power DC-DC converter using the same are provided to reduce a resistance element by enlarging a voltage between a gate and a source by maximizing a swing width of power applied to a gate of a charge transmission transistor of a pumping terminal. In a charge pump, an input terminal receives input voltage. An output terminal generates output voltage. A voltage level shifting unit(420) shifts a voltage level of first and second gate clock signals for enabling the received first and second gate clock signals to have a predetermined amplitude. A plurality of pumping terminals(430) is connected between the input terminal and the output terminal in series. Each of the pumping terminals(430) transfers the voltage inputted to a first terminal, to a second terminal, wherein the gate clock signal corresponding to the pumping terminals between the first and second gate clock signals is applied to a first gate terminal, and a level of the voltage transferred to the second terminal includes a charge transmission transistor that is a maximum level of the gate clock signal.

Abstract translation: 提供电荷泵和使用该电荷泵的低功率DC-DC转换器，以通过使施加到电荷传输晶体管的栅极的功率的摆幅宽度最大化来增大栅极和源极之间的电压来减小电阻元件 抽水站。 在电荷泵中，输入端子接收输入电压。 输出端产生输出电压。 电压电平移位单元（420）移位第一和第二栅极时钟信号的电压电平，以使所接收的第一和第二栅极时钟信号能够具有预定的幅度。 多个泵送端子（430）串联连接在输入端子和输出端子之间。 每个泵浦端子（430）将输入到第一端子的电压传送到第二端子，其中对应于第一和第二栅极时钟信号之间的泵浦端子的栅极时钟信号被施加到第一栅极端子，并且 传送到第二端子的电压的电平包括作为栅极时钟信号的最大电平的电荷传输晶体管。

公开(公告)号：KR100641070B1

公开(公告)日：2006-10-31

申请号：KR1020040052468

申请日：2004-07-06

Applicant: 삼성전자주식회사

Inventor： 이경우 ,  신홍재 ,  안정훈 ,  최승만 ,  오병준 ,  김윤해

IPC: H01L27/04

CPC classification number: H01L23/5223 ,  H01L21/76808 ,  H01L21/76877 ,  H01L28/91 ,  H01L2924/0002 ,  H01L2924/00

Abstract: 반도체 장치 및 이의 제조 방법에 있어서, 제1 절연막을 패터닝하여 형성된 제1 폭을 갖는 제1 개구부의 측벽과 저면 상에 하부전극을 연속적으로 형성한다. 이후, 제1 절연막 상에 형성된 제2 절연막을 패터닝하여 형성되고, 제1 폭보다 넓은 제2 폭을 가지면서 제1 개구부를 노출시키는 제2 개구부의 내부를 따라 상기 하부전극을 덮도록 유전막 및 상부전극을 형성한다. 제1 및 제2 개구부를 형성할 경우, 하부전극에 필드를 인가하기 위한 하부배선도 동시에 형성한다. 하부전극의 단부와 상부전극의 단부를 적어도 하나 이상의 유전막 높이만큼 이격시켜 전류누설을 효과적으로 방지할 수 있다. 또한, 커패시터를 형성하기 위한 개구부와 하부배선을 형성하기 위한 개구부를 동시에 형성함으로써 공정 소요 시간 및 비용을 크게 단축할 수 있다.

Abstract translation: 在半导体器件及其制造方法中，下电极连续地形成在具有通过图案化第一绝缘膜而形成的第一宽度的第一开口的侧壁和底表面上。 电介质膜通过图案化形成在第一绝缘膜上的第二绝缘膜并且沿着暴露第一开口的第二开口的内部覆盖下电极而形成，该第二开口具有比第一宽度大的第二宽度。 由此形成电极。 当形成第一和第二开口时，同时形成用于向下电极施加电场的下布线。 下电极的端部和上电极的端部间隔开至少一个或多个电介质膜的高度，以有效地防止电流泄漏。 另外，由于形成电容器的开口和用于形成下层布线的开口同时形成，所以该工艺所需的时间和成本可以大大缩短。

公开(公告)号：KR100615088B1

公开(公告)日：2006-08-22

申请号：KR1020040052056

申请日：2004-07-05

Applicant: 삼성전자주식회사

Inventor： 김재학 ,  이경우 ,  신홍재 ,  문영준 ,  남서우

IPC: H01L21/28

CPC classification number: H01L21/76808

Abstract: 이중 다마신 공정을 사용하여 비아콘택 구조체를 형성하는 방법을 제공한다. 이 방법은 반도체기판 상에 하부배선을 구비한다. 상기 하부배선을 갖는 반도체기판 상에 식각저지막, 단일 저유전막(a single low-k dielectric layer)인 층간절연막 및 제 1 희생막을 차례로 형성한다. 이어, 상기 제 1 희생막 및 층간절연막을 차례로 패터닝하여 상기 하부배선 상부의 상기 식각저지막을 노출시키는 예비비아홀을 형성한다. 상기 예비비아홀을 갖는 반도체기판 상에 상기 예비비아홀을 매립하는 제 2 희생막을 형성한다. 상기 제 2 희생막, 상기 제 1 희생막 및 상기 층간절연막을 차례로 패터닝하여 상기 예비비아홀의 상부를 가로지르며, 상기 층간절연막 내에 위치하는 트렌치 영역을 형성한다. 상기 트렌치 영역 형성 후 잔류하는 상기 제 1 및 제 2 희생막을 습식식각에 의해 동시에 제거하여 상기 예비비아홀 저면의 식각저지막을 노출시킨다. 상기 노출된 식각저지막을 식각하여 상기 하부배선을 노출시키는 최종비아홀을 형성한다.
이중 다마신(dual damascene), 희생막, 비아홀(via hole), 얇은 캐핑산화막