公开(公告)号：WO9611430A3

公开(公告)日：1996-07-18

申请号：PCT/IB9500910

申请日：1995-09-22

Applicant: IBM ,  IBM DEUTSCHLAND

Inventor： ARIMILLI RAVI K ,  DODSON JOHN S ,  GUTHRIE GUY ,  LEWIS JERRY D

IPC: G06F12/08 ,  G06F13/12 ,  G06F13/28 ,  G06F13/40 ,  G06F15/16 ,  G06F15/177

CPC classification number: G06F12/0835 ,  G06F13/28 ,  G06F13/405 ,  G06F13/4059

Abstract: An I/O channel controller implements coherency and synchronization mechanisms, which allow the I/O channel controller to provide fully coherent direct memory access operations on a multiprocessor system bus, without implementing a retry protocol. This is made possible by performing delayed cache invalidates for real-time cache coherency conflicts between processors and I/O devices. Furthermore, I/O DMA writes occur real-time to the memory system and without the traditional Read With Intent to Modify (RWITM) operations. Completion of PIO operations has been coupled to the completion of I/O DMA writes operations in order to provide 'seamless' I/O synchronization with respect to processor execution. An IOCC implementation has been described which benefits from those techniques by significantly reducing design complexity.

公开(公告)号：AT544115T

公开(公告)日：2012-02-15

申请号：AT08775366

申请日：2008-07-29

Applicant: IBM

Inventor： CLARK LEO ,  FIELDS JAMES ,  GUTHRIE GUY ,  STARKE WILLIAM ,  WILLIAMS DEREK ,  WILLIAMS PHILIP

IPC: G06F12/08

Abstract: A method and computer system for reducing the wiring congestion, required real estate, and access latency in a cache subsystem with a sectored and sliced lower cache by re-configuring sector-to-slice allocation and the lower cache addressing scheme. With this allocation, sectors having discontiguous addresses are placed within the same slice, and a reduced-wiring scheme is possible between two levels of lower caches based on this re-assignment of the addressable sectors within the cache slices. Additionally, the lower cache effective address tag is re-configured such that the address fields previously allocated to identifying the sector and the slice are switched relative to each other's location within the address tag. This re-allocation of the address bits enables direct slice addressing based on the indicated sector.

公开(公告)号：DE69524564T2

公开(公告)日：2002-08-22

申请号：DE69524564

申请日：1995-09-22

Applicant: IBM

Inventor： ARIMILLI K ,  DODSON S ,  GUTHRIE GUY ,  LEWIS D

IPC: G06F12/08 ,  G06F13/12 ,  G06F13/28 ,  G06F13/40 ,  G06F15/16 ,  G06F15/177

Abstract: An I/O channel controller implements coherency and synchronization mechanisms, which allow the I/O channel controller to provide fully coherent direct memory access operations on a multiprocessor system bus, without implementing a retry protocol. This is made possible by performing delayed cache invalidates for real-time cache coherency conflicts between processors and I/O devices. Furthermore, I/O DMA writes occur real-time to the memory system and without the traditional Read With Intent to Modify (RWITM) operations. Completion of PIO operations has been coupled to the completion of I/O DMA writes operations in order to provide "seamless" I/O synchronization with respect to processor execution. An IOCC implementation has been described which benefits from those techniques by significantly reducing design complexity.

公开(公告)号：ES2164781T3

公开(公告)日：2002-03-01

申请号：ES95933585

申请日：1995-09-22

Applicant: IBM

Inventor： ARIMILLI RAVI K ,  DODSON JOHN S ,  GUTHRIE GUY ,  LEWIS JERRY D

IPC: G06F12/08 ,  G06F13/12 ,  G06F13/28 ,  G06F13/40 ,  G06F15/16 ,  G06F15/177

Abstract: An I/O channel controller implements coherency and synchronization mechanisms, which allow the I/O channel controller to provide fully coherent direct memory access operations on a multiprocessor system bus, without implementing a retry protocol. This is made possible by performing delayed cache invalidates for real-time cache coherency conflicts between processors and I/O devices. Furthermore, I/O DMA writes occur real-time to the memory system and without the traditional Read With Intent to Modify (RWITM) operations. Completion of PIO operations has been coupled to the completion of I/O DMA writes operations in order to provide "seamless" I/O synchronization with respect to processor execution. An IOCC implementation has been described which benefits from those techniques by significantly reducing design complexity.

公开(公告)号：AT210855T

公开(公告)日：2001-12-15

申请号：AT95933585

申请日：1995-09-22

Applicant: IBM

Inventor： ARIMILLI RAVI K ,  DODSON JOHN S ,  GUTHRIE GUY ,  LEWIS JERRY D

IPC: G06F12/08 ,  G06F13/12 ,  G06F13/28 ,  G06F13/40 ,  G06F15/16 ,  G06F15/177

Abstract: An I/O channel controller implements coherency and synchronization mechanisms, which allow the I/O channel controller to provide fully coherent direct memory access operations on a multiprocessor system bus, without implementing a retry protocol. This is made possible by performing delayed cache invalidates for real-time cache coherency conflicts between processors and I/O devices. Furthermore, I/O DMA writes occur real-time to the memory system and without the traditional Read With Intent to Modify (RWITM) operations. Completion of PIO operations has been coupled to the completion of I/O DMA writes operations in order to provide "seamless" I/O synchronization with respect to processor execution. An IOCC implementation has been described which benefits from those techniques by significantly reducing design complexity.

公开(公告)号：DE112020005147T5

公开(公告)日：2022-07-14

申请号：DE112020005147

申请日：2020-11-25

Applicant: IBM

Inventor： WILLIAMS DEREK ,  GUTHRIE GUY ,  SHEN HUGH ,  MURRAY LUKE

IPC: G06F12/0806

Abstract: Ein Cache-Speicher enthält ein Daten-Array, ein Verzeichnis von Inhalten des Daten-Array, das Kohärenzzustandsinformationen angibt, und eine Snoop-Logik, die Operationen verarbeitet, die durch Bezugnahme auf das Daten-Array und das Verzeichnis von einer Systemstruktur gesnoopt werden. Als Antwort auf das Snooping einer Anforderung einer Lösch-/Bereinigungs-Speicherzugriffsoperation eines von einer Mehrzahl von Prozessorkernen, die eine Zieladresse angibt, in der Systemstruktur bedient die Snoop-Logik die Anforderung und geht danach in einen Referenzaktionsmodus über. Während sie sich in dem Referenzaktionsmodus befindet, schützt die Snoop-Logik einen Speicherblock, der durch die Zieladresse gekennzeichnet wird, vor konkurrierenden Speicherzugriffsanforderungen durch die Mehrzahl von Prozessorkernen, so dass keinem sonstigen Kohärenzteilnehmer gestattet wird, die Kohärenzeigentümerschaft des Speicherblocks zu übernehmen.

公开(公告)号：DE112020004672T5

公开(公告)日：2022-07-14

申请号：DE112020004672

申请日：2020-08-20

Applicant: IBM

Inventor： WILLIAMS DEREK ,  GUTHRIE GUY ,  SHEN HUGH

IPC: G06F3/06

Abstract: Ein Datenverarbeitungssystem umfasst mehrere Verarbeitungseinheiten, die mit einer Systemleitung mit einer Rundsende-Adressleitung und einer Datenleitung verbunden sind. Die Verarbeitungseinheit enthält einen Prozessorkern, der Speicherzugriffsanweisungen ausführt, und einen mit dem Prozessorkern verbundenen Cache, der zum Speichern von Daten für den Zugriff durch den Prozessorkern konfiguriert ist. Die Verarbeitungseinheit ist zum Rundsenden einer Cache-blockierten Schreibanforderung und von Schreibdaten für eine mit der Systemleitung verbundene Zieleinheit konfiguriert. Gemäß verschiedenen Ausführungsformen können die ursprüngliche Cache-blockierte Schreibanforderung und die Schreibdaten in derselben oder in verschiedenen Anforderungen auf der Adressleitung übertragen werden.

公开(公告)号：DE112017001959T5

公开(公告)日：2018-12-20

申请号：DE112017001959

申请日：2017-04-05

Applicant: IBM

Inventor： WILLIAMS DEREK ,  GUTHRIE GUY ,  JACKSON JONATHAN ROBERT ,  STARKE WILLIAM ,  STUECHELI JEFFREY

IPC: G06F12/00

Abstract: Ein Mehrprozessor-Datenverarbeitungssystem enthält mehrere vertikale Cachespeicher-Hierarchien, die eine Mehrzahl von Prozessorkernen unterstützen, einen Systemspeicher und eine Systemverbindung. Als Reaktion auf eine Anforderung Laden und Reservieren von einem ersten Prozessorkern gibt ein erster Cachespeicher, der den ersten Prozessorkern unterstützt, auf der Systemverbindung eine Speicherzugriffsanforderung für eine Ziel-Cachespeicherzeile der Anforderung Laden und Reservieren aus. In Reaktion auf die Speicherzugriffsanforderung und vor dem Empfangen einer systemweiten Kohärenzantwort für die Speicherzugriffsanforderung empfängt der erste Cachespeicher von einem zweiten Cachespeicher in einer zweiten vertikalen Cachespeicher-Hierarchie durch Cache-zu-Cache-Intervention die Ziel-Cachespeicherzeile und eine frühe Angabe der systemweiten Kohärenzantwort für die Speicherzugriffsanforderung. Als Reaktion auf die frühe Angabe und vor dem Empfangen der systemweiten Kohärenzantwort initiiert der erste Cachespeicher ein Verarbeiten zum Aktualisieren der Ziel-Cachespeicherzeile in dem ersten Cachespeicher.

公开(公告)号：AT487180T

公开(公告)日：2010-11-15

申请号：AT03795964

申请日：2003-11-14

Applicant: IBM

Inventor： ARIMILLI RAVI ,  CARGNONI ROBERT ,  GUTHRIE GUY ,  STARKE WILLIAM

IPC: G06F9/22 ,  G06F9/46 ,  G06F9/30 ,  G06F9/38 ,  G06F13/24

Abstract: A method and system are disclosed for pre-loading a hard architected state of a next process from a pool of idle processes awaiting execution. When an executing process is interrupted on the processor, a hard architected state, which has been pre-stored in the processor, of a next process is loaded into architected storage locations in the processor. The next process to be executed, and thus its corresponding hard architected state that is pre-stored in the processor, are determined based on priorities assigned to the waiting processes.

公开(公告)号：AT429674T

公开(公告)日：2009-05-15

申请号：AT03767832

申请日：2003-11-14

Applicant: IBM

Inventor： ARIMILLI RAVI ,  CARGNONI ROBERT ,  GUTHRIE GUY ,  STARKE WILLIAM

IPC: G06F9/22 ,  G06F9/46 ,  G06F9/48 ,  G06F12/00

Abstract: A method and system are disclosed for managing saved process states in a memory of a data processing system that has multiple partitions executing independent operating systems. A hypervisor manager affords access to any processor in the data processing system for the purpose of storing process states for that processor to the memory, independent of the operating system running on the processor.