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    Código quântico para redução de colisões de frequência em treliças de qubit
    1.
    发明专利
    Código quântico para redução de colisões de frequência em treliças de qubit 未知

    公开(公告)号：BR112021021332A2

    公开(公告)日：2022-01-18

    申请号：BR112021021332

    申请日：2020-03-27

    Applicant: IBM

    Inventor： CROSS ANDREW ,  CHAMBERLAND CHRISTOPHER ,  ZHU GUANYU ,  HERTZBERG JARED ,  JAY MICHAEL GAMBETTA ,  YODER THEODORE

    IPC: G06N10/00

    Abstract: código quântico para redução de colisões de frequência em treliças de qubit. um computador quântico inclui um processador quântico que inclui uma primeira pluralidade de qubits dispostos em um padrão de treliça hexagonal de tal forma que cada um está substancialmente localizado em um ápice hexágono, e uma segunda pluralidade de qubits cada um disposto substancialmente ao longo de uma borda hexagona. cada uma das primeiras pluralidades de qubits é acoplado a três qubits vizinhos mais próximos da segunda pluralidade de qubits, e cada uma da segunda pluralidade de qubits é acoplado a dois qubits vizinhos mais próximos da primeira pluralidade de qubits. cada uma das segundas pluralidades de qubits é um qubit de controle em uma frequência de controle. cada uma das primeiras pluralidades de qubits é um qubit alvo em uma das primeiras frequências de alvo ou uma segunda frequência de alvo. o computador quântico inclui um dispositivo de correção de erros configurado para operar no padrão de treliça hexagonal da pluralidade de qubits, de modo a detectar e corrigir erros de dados.

    QUANTUM CODE FOR REDUCED FREQUENCY COLLISIONS IN QUBIT LATTICES
    2.
    发明专利
    QUANTUM CODE FOR REDUCED FREQUENCY COLLISIONS IN QUBIT LATTICES 未知

    公开(公告)号：SG11202109842YA

    公开(公告)日：2021-10-28

    申请号：SG11202109842Y

    申请日：2020-03-27

    Applicant: IBM

    Inventor： CROSS ANDREW ,  CHAMBERLAND CHRISTOPHER ,  GAMBETTA JAY ,  HERTZBERG JARED ,  YODER THEODORE ,  ZHU GUANYU

    IPC: G06N10/00

    Abstract: A quantum computer includes a quantum processor that includes a first plurality of qubits arranged in a hexagonal lattice pattern such that each is substantially located at a hexagon apex, and a second plurality of qubits each arranged substantially along a hexagon edge. Each of the first plurality of qubits is coupled to three nearest-neighbor qubits of the second plurality of qubits, and each of the second plurality of qubits is coupled to two nearest-neighbor qubits of the first plurality of qubits. Each of the second plurality of qubits is a control qubit at a control frequency. Each of the first plurality of qubits is a target qubit at one of a first target frequency or a second target frequency. The quantum computer includes an error correction device configured to operate on the hexagonal lattice pattern of the plurality of qubits so as to detect and correct data errors.

    THROUGH-SILICON-VIA FABRICATION IN PLANAR QUANTUM DEVICES
    4.
    发明专利
    THROUGH-SILICON-VIA FABRICATION IN PLANAR QUANTUM DEVICES 未知

    公开(公告)号：SG11202109843RA

    公开(公告)日：2021-10-28

    申请号：SG11202109843R

    申请日：2020-03-20

    Applicant: IBM

    Inventor： RUBIN JOSHUA ,  HERTZBERG JARED ,  ROSENBLATT SAMI ,  VIVEKANANDA ADIGA ,  BRINK MARKUS ,  KUMAR ARVIND

    IPC: G06N10/00 ,  H01L27/18 ,  H01L23/532 ,  H01L39/02 ,  H01L39/24

    Abstract: On a first superconducting layer deposited on a first surface of a substrate, a first component of a resonator is pattered. On a second superconducting layer deposited on a second surface of the substrate, a second component of the resonator is patterned. The first surface and the second surface are disposed relative to each other in a non-co-planar disposition. In the substrate, a recess is created, the recess extending from the first superconducting layer to the second superconducting layer. On an inner surface of the recess, a third superconducting layer is deposited, the third superconducting layer forming a superconducting path between the first superconducting layer and the second superconducting layer. Excess material of the third superconducting layer is removed from the first surface and the second surface, forming a completed through-silicon via (TSV).

    Acoplamiento trasero con TSV parcial superconductor para qubits transmon
    5.
    发明专利
    Acoplamiento trasero con TSV parcial superconductor para qubits transmon 未知

    公开(公告)号：ES2896013T3

    公开(公告)日：2022-02-23

    申请号：ES18795343

    申请日：2018-10-19

    Applicant: IBM

    Inventor： TOPALOGLU RASIT ,  ROSENBLATT SAMI ,  HERTZBERG JARED

    IPC: G06N10/00 ,  H01L27/18 ,  H01L39/02 ,  H01L39/22 ,  H01L39/24

    Abstract: Un dispositivo de acoplamiento capacitivo superconductor (202) que comprende: una zanja (602) a través de un sustrato (201), desde la parte posterior del sustrato, alcanzando una profundidad en el sustrato, sustancialmente ortogonal a un plano de fabricación en una parte frontal del sustrato, siendo la profundidad menor que el espesor del sustrato; un material superconductor (SC2) depositado como una capa de vía (208) en la zanja con un espacio entre las superficies de la capa de vía en la zanja que permanece accesible desde la parte trasera; una almohadilla superconductora (206) en el lado frontal, acoplando la almohadilla superconductora con un elemento de circuito lógico cuántico fabricado en la parte frontal; y una extensión (304, 306) de la capa de vía en la parte trasera, en la que la extensión se acopla a un elemento de circuito de lectura cuántica fabricado en la parte trasera.

    Fabricação de via através de silício em dispositivos quânticos planares
    7.
    发明专利
    Fabricação de via através de silício em dispositivos quânticos planares 未知

    公开(公告)号：BR112021021816A2

    公开(公告)日：2022-01-04

    申请号：BR112021021816

    申请日：2020-03-20

    Applicant: IBM

    Inventor： VIVEKANANDA ADIGA ,  KUMAR ARWIND ,  HERTZBERG JARED ,  RUBIN JOSHUA ,  BRINK MARKUS ,  ROSENBLATT SAMI

    IPC: H01L23/532 ,  G06N10/00 ,  H01L27/18 ,  H01L39/02 ,  H01L39/24

    Abstract: fabricação de via através de silício em dispositivos quânticos planares. em uma primeira camada supercondutora (316) depositada em uma primeira superfície de um substrato (312), um primeiro componente de um ressonador é padronizado. em uma segunda camada supercondutora (326) depositada em uma segunda superfície do substrato (312), um segundo componente do ressonador é padronizado. a primeira superfície e a segunda superfície são dispostas em relação uma à outra em uma disposição não coplanar. no substrato, um recesso é criado, o recesso se estendendo da primeira camada supercondutora para a segunda camada supercondutora. em uma superfície interna do recesso, uma terceira camada supercondutora (322) é depositada, a terceira camada supercondutora formando um caminho supercondutor entre a primeira camada supercondutora e a segunda camada supercondutora. o excesso de material da terceira camada supercondutora é removido da primeira superfície e da segunda superfície, formando um uma via através de silício (tsv) completa(320).

    THROUGH-SILICON-VIA FABRICATION IN PLANAR QUANTUM DEVICES
    9.
    发明专利
    THROUGH-SILICON-VIA FABRICATION IN PLANAR QUANTUM DEVICES 未知

    公开(公告)号：CA3137245A1

    公开(公告)日：2020-11-05

    申请号：CA3137245

    申请日：2020-03-20

    Applicant: IBM

    Inventor： RUBIN JOSHUA ,  HERTZBERG JARED ,  ROSENBLATT SAMI ,  VIVEKANANDA ADIGA ,  BRINK MARKUS ,  KUMAR ARVIND

    IPC: H01L27/18 ,  H01L23/532 ,  H01L39/02 ,  H01L39/24

    Abstract: On a first superconducting layer (316) deposited on a first surface of a substrate (312), a first component of a resonator is pattered. On a second superconducting layer (326) deposited on a second surface of the substrate (312), a second component of the resonator is patterned. The first surface and the second surface are disposed relative to each other in a non-co-planar disposition. In the substrate, a recess is created, the recess extending from the first superconducting layer to the second superconducting layer. On an inner surface of the recess, a third superconducting layer (322) is deposited, the third superconducting layer forming a superconducting path between the first superconducting layer and the second superconducting layer. Excess material of the third superconducting layer is removed from the first surface and the second surface, forming a completed through-silicon via TSV (320).

    CODIGO CUANTICO PARA COLISIONES REDUCIDAS DE FRECUENCIA EN CUADRICULAS DE BITS CUANTICOS
    10.
    发明专利
    CODIGO CUANTICO PARA COLISIONES REDUCIDAS DE FRECUENCIA EN CUADRICULAS DE BITS CUANTICOS 未知

    公开(公告)号：MX391726B

    公开(公告)日：2025-03-21

    申请号：MX2021012893

    申请日：2021-10-21

    Applicant: IBM

    Inventor： CROSS ANDREW ,  CHAMBERLAND CHRISTOPHER ,  ZHU GUANYU ,  HERTZBERG JARED ,  GAMBETTA JAY MICHAEL ,  YODER THEODORE

    IPC: G06N10/00 ,  G06F11/10

    Abstract: Una computadora cuántica incluye un procesador cuántico que incluye una primera pluralidad de bits cuánticos arreglados en un patrón de cuadrícula hexagonal tal que cada uno se ubique sustancialmente en un ápice de hexágono, y una segunda pluralidad de bits cuánticos cada uno arreglado sustancialmente a lo largo de un borde de hexágono. Cada una de la primera pluralidad de bits cuánticos se acopla a tres bits cuánticos vecinos más cercanos de la segunda pluralidad de bits cuánticos, y cada una de la segunda pluralidad de bits cuánticos se acopla a dos bits cuánticos vecinos más cercanos de la primera pluralidad de bits cuánticos. Cada uno de la segunda pluralidad de bits cuánticos es un bit cuántico de control a una frecuencia de control. Cada uno de la primera pluralidad de bits cuánticos es un bit cuántico diana en una de una primera frecuencia diana o una segunda frecuencia diana. La computadora cuántica incluye un dispositivo de corrección de errores configurado para operar en el patrón de cuadrícula hexagonal de la pluralidad de bits cuánticos a fin de detectar y corregir errores de datos.

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