公开(公告)号：SG11202109843RA

公开(公告)日：2021-10-28

申请号：SG11202109843R

申请日：2020-03-20

Applicant: IBM

Inventor： RUBIN JOSHUA ,  HERTZBERG JARED ,  ROSENBLATT SAMI ,  VIVEKANANDA ADIGA ,  BRINK MARKUS ,  KUMAR ARVIND

IPC: G06N10/00 ,  H01L27/18 ,  H01L23/532 ,  H01L39/02 ,  H01L39/24

Abstract: On a first superconducting layer deposited on a first surface of a substrate, a first component of a resonator is pattered. On a second superconducting layer deposited on a second surface of the substrate, a second component of the resonator is patterned. The first surface and the second surface are disposed relative to each other in a non-co-planar disposition. In the substrate, a recess is created, the recess extending from the first superconducting layer to the second superconducting layer. On an inner surface of the recess, a third superconducting layer is deposited, the third superconducting layer forming a superconducting path between the first superconducting layer and the second superconducting layer. Excess material of the third superconducting layer is removed from the first surface and the second surface, forming a completed through-silicon via (TSV).

公开(公告)号：CA3143396A1

公开(公告)日：2020-12-24

申请号：CA3143396

申请日：2020-06-15

Applicant: IBM

Inventor： CHOW JERRY ,  ROSENBLATT SAMI

IPC: G06N10/00 ,  H01L27/18 ,  H01L39/22 ,  H01L39/24

Abstract: A quantum computing device (300) is formed using a first chip (302) and a second chip (306), the first chip having a first substrate (303), a first set of pads (312 A,B), and a set of Josephson junctions (304) disposed on the first substrate. The second chip has a second substrate (307), a second set of pads (308) disposed on the second substrate opposite the first set of pads, and a second layer (310 A, B) formed on a subset of the second set of pads. The second layer is configured to bond the first chip and the second chip. The subset of the second set of pads corresponds to a subset of the set of Josephson junctions selected to avoid frequency collision between qubits in a set of qubits. A qubit is formed using a Josephson junction from the subset of Josephson junctions and another Josephson junction not in the subset being rendered unusable for forming qubits.

公开(公告)号：DE112012004439T5

公开(公告)日：2014-07-17

申请号：DE112012004439

申请日：2012-09-13

Applicant: IBM

Inventor： CESTERO ALBERTO ,  IYER SUBRAMANIAN S ,  ROBSON NORMAN W ,  ROSENBLATT SAMI ,  FAINSTEIN DANIEL J ,  KIRIHATA TOSHIAKI

IPC: G11C29/00 ,  G06F21/00

Abstract: Eine Erzeugung einer zufälligen intrinsischen Chip-ID verwendet eine Speicherfehlersignatur. Eine 1. und eine 2. ID werden unter Verwendung von Testeinstellungen erzeugt, wobei eine 1. Einstellung restriktiver als die 2. ist und in der ersten ID-Bitzeichenkette 275, welche die 2. ID-Bitzeichenkette 290 enthält, mehr Fehler erzeugt werden. Eine Speicherpausenzeit-Steuerung steuert eingestellt durch eine BIST-Engine 625 die Anzahl von Speicherfehlern, wobei die Fehleranzahlen 803, 920 ein vorgegebenes Fehlerziel erfüllen. Eine Überprüfung bestätigt, ob die 1. ID die 2. ID-Bitzeichenkette enthält, wobei es sich bei der ID um die für die Authentifizierung verwendete handelt. Die Authentifizierung wird durch eine 3. ID mit einer derartigen Zwischenbedingung ermöglicht, dass die 1. ID die 3. ID-Bitzeichenkette enthält und die 3. ID die 2. ID-Bitzeichenkette enthält. Die Zwischenbedingung enthält ein Wächterband, um ein Bitinstabilitätsproblem nahe der 1. und 2. ID-Grenze zu beseitigen. Die Zwischenbedingung wird bei jedem ID-Lesevorgang geändert, was zu einer sichereren Identifikation führt.

公开(公告)号：GB2509823A

公开(公告)日：2014-07-16

申请号：GB201320411

申请日：2013-11-19

Applicant: IBM

Inventor： ROSENBLATT SAMI ,  KIRIHATA TOSHIAKI ,  CHELLAPPA SRIVATSAN ,  IYER SUBRAMANIAN

IPC: G06F21/44

Abstract: The present invention provides an authenticating service of a chip having an intrinsic identifier (ID). In a typical embodiment, an authenticating device is provided that includes an identification (ID) engine 104, a self-test engine 106, and an intrinsic component 108. The intrinsic component is associated with a chip and includes an intrinsic feature. The self-test engine retrieves the intrinsic feature and communicates it to the identification engine. The identification engine receives the intrinsic feature, generates a first authentication value using at least the intrinsic feature, and stores the authentication value in memory. A second authentication value is then generated using at least an authentication challenge 130. The identification engine includes a compare circuitry 116 that compares the first authentication value and the second authentication value and generates an authentication output value based on the results of the compare of the two values.

公开(公告)号：BR112021021816A2

公开(公告)日：2022-01-04

申请号：BR112021021816

申请日：2020-03-20

Applicant: IBM

Inventor： VIVEKANANDA ADIGA ,  KUMAR ARWIND ,  HERTZBERG JARED ,  RUBIN JOSHUA ,  BRINK MARKUS ,  ROSENBLATT SAMI

IPC: H01L23/532 ,  G06N10/00 ,  H01L27/18 ,  H01L39/02 ,  H01L39/24

Abstract: fabricação de via através de silício em dispositivos quânticos planares. em uma primeira camada supercondutora (316) depositada em uma primeira superfície de um substrato (312), um primeiro componente de um ressonador é padronizado. em uma segunda camada supercondutora (326) depositada em uma segunda superfície do substrato (312), um segundo componente do ressonador é padronizado. a primeira superfície e a segunda superfície são dispostas em relação uma à outra em uma disposição não coplanar. no substrato, um recesso é criado, o recesso se estendendo da primeira camada supercondutora para a segunda camada supercondutora. em uma superfície interna do recesso, uma terceira camada supercondutora (322) é depositada, a terceira camada supercondutora formando um caminho supercondutor entre a primeira camada supercondutora e a segunda camada supercondutora. o excesso de material da terceira camada supercondutora é removido da primeira superfície e da segunda superfície, formando um uma via através de silício (tsv) completa(320).

公开(公告)号：DE112018006053B4

公开(公告)日：2021-11-11

申请号：DE112018006053

申请日：2018-11-09

Applicant: IBM

Inventor： ROSENBLATT SAMI ,  ORCUTT JASON ,  SANDBERG MARTIN ,  BRINK MARKUS ,  ADIGA VIVEKANANDA ,  BRONN NICHOLAS TORLEIV

IPC: H01L39/02 ,  G06N10/00

Abstract: Verfahren zum Bilden einer Quantenbit(Qubit)-Flip-Chip-Baugruppe, wobei das Verfahren aufweist:Bilden eines Qubit auf einem ersten Chip;Bilden eines optisch durchlässigen Wegs in einem zweiten Chip; undBonden des ersten Chips an den zweiten Chip; undwobei der optisch durchlässige Weg oberhalb des Qubit angeordnet ist,wobei der Weg eine Öffnung mit einem Durchmesser aufweist, der groß genug ist, um eine Behandlung des Qubit zu ermöglichen.

公开(公告)号：DE112017008044B4

公开(公告)日：2021-11-11

申请号：DE112017008044

申请日：2017-12-19

Applicant: IBM

Inventor： ROSENBLATT SAMI ,  TOPALOGU RASIT ONUR ,  HERTZBERG JARED BARNEY ,  RAUSCH WERNER A

IPC: H01L39/22

Abstract: Vertikaler q-Kondensator, aufweisend:einen Graben durch eine Schicht von supraleitendem Material, wobei der Graben eine Tiefe in einem Substrat erreicht, wobei die Tiefe im Wesentlichen senkrecht auf eine Fertigungsebene des Substrats ist, wobei das supraleitende Material auf dem Substrat abgeschieden ist;ein supraleitendes Material, das in dem Graben abgeschieden ist, wobei das abgeschiedene supraleitende Material eine erste Dünnschicht des supraleitenden Materials auf einer ersten Oberfläche des Grabens, eine zweite Dünnschicht des supraleitenden Materials auf einer zweiten Oberfläche des Grabens und eine dritte Dünnschicht des supraleitenden Materials auf einer dritten Oberfläche des Grabens bildet, wobei die zweite Oberfläche im Wesentlichen parallel zu der ersten Oberfläche ist und die dritte Oberfläche in dem Graben die erste Oberfläche und die zweite Oberfläche trennt;ein dielektrisches Material unter der dritten Dünnschicht, wobei das dielektrische Material durch Ätzen der dritten Dünnschicht freigelegt ist;eine erste Kopplung zwischen der ersten Dünnschicht und einem ersten Kontakt in einer supraleitenden Quantenlogikschaltung; undeine zweite Kopplung zwischen der zweiten Dünnschicht und einem zweiten Kontakt in der supraleitenden Quantenlogikschaltung, wobei die erste Kopplung und die zweite Kopplung bewirken, dass die erste Dünnschicht und die zweite Dünnschicht als vertikaler q-Kondensator wirken, der die Integrität von Daten in der supraleitenden Quantenlogikschaltung innerhalb eines Schwellenwerts aufrechthält.

公开(公告)号：DE112017007142B4

公开(公告)日：2021-07-29

申请号：DE112017007142

申请日：2017-12-06

Applicant: IBM

Inventor： ROSENBLATT SAMI ,  HERTZBERG JARED BARNEY ,  BRINK MARKUS

IPC: H01L39/22 ,  G11C11/44

Abstract: Supraleitender Chip, aufweisend:Schwingeinheiten mit Resonanzfrequenzen, wobei die Schwingeinheiten als supraleitende Schwingkreise konfiguriert sind, undJosephson-Übergänge in den Schwingeinheiten, wobei einer oder mehrere der Josephson-Übergänge eine kurzgeschlossene Tunnelbarriere besitzen, wobei die Schwingeinheiten kollektiv oder individuell adressierbar sind, wobei die kollektiv adressierbaren Schwingeinheiten durch die Auswertung deren individuellen Resonanzfrequenzen auslesbar sind und die individuell adressierbaren Schwingeinheiten individuell auslesbar sind.

公开(公告)号：CA3137245A1

公开(公告)日：2020-11-05

申请号：CA3137245

申请日：2020-03-20

Applicant: IBM

Inventor： RUBIN JOSHUA ,  HERTZBERG JARED ,  ROSENBLATT SAMI ,  VIVEKANANDA ADIGA ,  BRINK MARKUS ,  KUMAR ARVIND

IPC: H01L27/18 ,  H01L23/532 ,  H01L39/02 ,  H01L39/24

Abstract: On a first superconducting layer (316) deposited on a first surface of a substrate (312), a first component of a resonator is pattered. On a second superconducting layer (326) deposited on a second surface of the substrate (312), a second component of the resonator is patterned. The first surface and the second surface are disposed relative to each other in a non-co-planar disposition. In the substrate, a recess is created, the recess extending from the first superconducting layer to the second superconducting layer. On an inner surface of the recess, a third superconducting layer (322) is deposited, the third superconducting layer forming a superconducting path between the first superconducting layer and the second superconducting layer. Excess material of the third superconducting layer is removed from the first surface and the second surface, forming a completed through-silicon via TSV (320).

公开(公告)号：DE112017008244T5

公开(公告)日：2020-08-13

申请号：DE112017008244

申请日：2017-12-20

Applicant: IBM

Inventor： GAMBETTA JAY ,  CORCOLES-GONZALEZ ANTONIO ,  SOLGUN FIRAT ,  ROSENBLATT SAMI ,  BRINK MARKUS

IPC: H01L39/22

Abstract: Eine Technik bezieht sich auf eine Struktur. Eine erste Oberfläche weist ein induktives Element eines Resonators auf. Eine zweite Oberfläche weist einen ersten Bereich eines kapazitiven Elements des Resonators und zumindest ein Qubit auf. Ein zweiter Bereich des kapazitiven Elements des Resonators befindet sich auf der ersten Oberfläche.