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    SICHERE CHIP-KENNZEICHNUNG UNTER VERWENDUNG EINER OHMSCHEN VERARBEITUNGSEINHEIT ALS PHYSISCH NICHT KLONBARE FUNKTION
    3.
    发明专利
    SICHERE CHIP-KENNZEICHNUNG UNTER VERWENDUNG EINER OHMSCHEN VERARBEITUNGSEINHEIT ALS PHYSISCH NICHT KLONBARE FUNKTION 未知

    公开(公告)号：DE112021000582T5

    公开(公告)日：2022-12-08

    申请号：DE112021000582

    申请日：2021-03-19

    Applicant: IBM

    Inventor： KUMAR ARVIND ,  ANDO TAKASHI ,  PFEIFFER DIRK

    IPC: G06F21/73 ,  H01L23/58

    Abstract: Eine Technik betrifft ein Beaufschlagen eines Kreuzschienen-Array von ohmschen Verarbeitungseinheiten (resistive processing units, RPUs) unter Verwendung eines Steuersystems mit einer Vorspannung in einem mittleren Zustand, wobei die Widerstände der RPUs durch den mittleren Vorspannungszustand zum zufälligen Ausgeben niedriger Werte und hoher Werte in ungefähr gleichen Anteilen veranlasst werden. Das Steuersystem bestätigt die niedrigen Werte und die hohen Werte des zufälligen Ausgabewertes, indem es die Widerstände der RPUs in einen Zustand versetzt, der die aus dem mittleren Zustand hervorgegangenen niedrigen Werte und hohen Werte festigt. Durch Bestätigen der niedrigen Werte und der hohen Werte bleibt der zufällige Ausgabewert auch dann dauerhaft, wenn das Kreuzschienen-Array der RPUs nicht mehr unter einer Vorspannung im mittleren Bereich steht. Das Steuersystem zeichnet eine Folge der niedrigen Werte und der hohen Werte des zufälligen Ausgabewertes als Reaktion auf das Verstärken der niedrigen Werte und der hohen Werte des zufälligen Ausgabewertes auf.

    RÜCKSEITIGES SPEICHERELEMENT MIT LOKALEM SPEICHERAUSWAHLTRANSISTOR
    4.
    发明专利
    RÜCKSEITIGES SPEICHERELEMENT MIT LOKALEM SPEICHERAUSWAHLTRANSISTOR 未知

    公开(公告)号：DE112018003670T5

    公开(公告)日：2020-05-14

    申请号：DE112018003670

    申请日：2018-07-18

    Applicant: IBM

    Inventor： RUBIN JOSHUA ,  KUMAR ARVIND

    IPC: H01L27/22 ,  H01L43/12

    Abstract: Eine Speichereinheit, die eine Halbleitereinheit auf einem Wafer aufweist. Die Halbleitereinheit weist eine Gate-Struktur, einen ersten Source/Drain-Bereich und einen zweiten Source/Drain-Bereich auf. Die Gate-Struktur ist auf der ersten Seite des Wafers angeordnet. Der erste Source/Drain-Bereich ist ebenfalls auf der ersten Seite des Wafers angeordnet und steht mit einem ersten Ende der Gate-Struktur in Kontakt. Der zweite Source/Drain-Bereich ist auf der zweiten Seite des Wafers angeordnet und erstreckt sich in die erste Seite, um mit einem zweiten Ende der Gate-Struktur in Kontakt zu stehen. Die Speichereinheit weist ferner ein Speicherelement auf der zweiten Seite des Wafers auf. Das Speicherelement steht mit dem zweiten Source/Drain-Bereich in Kontakt.

    RÜCKSEITIGES SPEICHERELEMENT MIT LOKALEM SPEICHERAUSWAHLTRANSISTOR
    6.
    发明专利
    RÜCKSEITIGES SPEICHERELEMENT MIT LOKALEM SPEICHERAUSWAHLTRANSISTOR 未知

    公开(公告)号：DE112018003670B4

    公开(公告)日：2025-04-30

    申请号：DE112018003670

    申请日：2018-07-18

    Applicant: IBM

    Inventor： RUBIN JOSHUA ,  KUMAR ARVIND

    IPC: H10B61/00 ,  H10N50/01

    Abstract: Verfahren zur Herstellung einer Speichereinheit, wobei das Verfahren aufweist:Bilden, auf einer ersten Seite eines Halbleiter-Wafers (101), einer Halbleitereinheit (100), die mindestens eine Gate-Struktur (113) und einen ersten Source-/Drain-Bereich (116) an einem ersten Ende der mindestens einen Gate-Struktur (113), die auf der ersten Seite des Halbleiter-Wafers (101) angeordnet ist, aufweist;Bilden auf der ersten Seite des Halbleiter-Wafers (101):eines ersten elektrisch leitenden Elementes, das den ersten Source-/Drain-Bereich (116) kontaktiert, um eine Source-Leitung (152) zu bilden; undeines zweiten elektrisch leitenden Elementes, das elektrisch von der Source-Leitung (152) isoliert ist, wobei das zweite elektrisch leitende Element eine Wort-Leitung (154) definiert;Bilden auf einer zweiten Seite des Halbleiter-Wafers (101), die der ersten Seite gegenüber liegt:eines Speicherelementes (214) auf einer ersten Oberfläche eines zweiten Source-/Drain-Bereiches (106), undeines dritten elektrisch leitenden Elementes, welches das Speicherelement (214) kontaktiert, wobei das dritte elektrisch leitende Element eine Bit-Leitung (220) definiert,wobei das Speicherelement (214) in elektrischer Verbindung mit dem zweiten Source-/Drain-Bereich (106) der Halbleitereinheit (100) steht, wobei der zweite Source-/Drain-Bereich (106) unterschiedlich zum ersten Source-/Drain-Bereich (116) ist,wobei der zweite Source-/Drain-Bereich (106) auf der zweiten Seite des Halbleiter-Wafers (101) gebildet ist, die gegenüberliegend zur ersten Seite ist,wobei der zweite Source-/Drain-Bereich (106) eine zweite Oberfläche aufweist, die sich zur ersten Seite des Halbleiter-Wafer (101) erstreckt undein zweites Ende, welches dem ersten Ende gegenüber liegt, der mindestens einen Gate-Struktur (113) kontaktiert;wobei das Bilden des Speicherelementes (214) aufweist:Aushöhlen der zweiten Seite des Halbleiter-Wafers (101), um die erste Oberfläche des zweiten Source-/Drain-Bereiches (106) freizulegen, die der zweiten Oberfläche gegenüberliegt;Bilden eines elektrisch leitfähigen Speicherkontaktes (212) auf der ersten Oberfläche des zweiten Source-/Drain-Bereiches (106), sodass der elektrisch leitende Speicherkontakt (212) und der zweite Source-/Drain-Bereich (106) in eine gleiche Richtung ausgerichtet sind; undBilden des Speicherelementes (214) auf dem elektrisch leitfähigen Speicherkontakt (212).

    Fabricação de via através de silício em dispositivos quânticos planares
    7.
    发明专利
    Fabricação de via através de silício em dispositivos quânticos planares 未知

    公开(公告)号：BR112021021816A8

    公开(公告)日：2022-01-18

    申请号：BR112021021816

    申请日：2020-03-20

    Applicant: IBM

    Inventor： VIVEKANANDA ADIGA ,  KUMAR ARVIND ,  HERTZBERG JARED ,  RUBIN JOSHUA ,  BRINK MARKUS ,  ROSENBLATT SAMI

    IPC: H01L23/532 ,  G06N10/00 ,  H01L27/18 ,  H01L39/02 ,  H01L39/24

    Abstract: fabricação de via através de silício em dispositivos quânticos planares. em uma primeira camada supercondutora (316) depositada em uma primeira superfície de um substrato (312), um primeiro componente de um ressonador é padronizado. em uma segunda camada supercondutora (326) depositada em uma segunda superfície do substrato (312), um segundo componente do ressonador é padronizado. a primeira superfície e a segunda superfície são dispostas em relação uma à outra em uma disposição não coplanar. no substrato, um recesso é criado, o recesso se estendendo da primeira camada supercondutora para a segunda camada supercondutora. em uma superfície interna do recesso, uma terceira camada supercondutora (322) é depositada, a terceira camada supercondutora formando um caminho supercondutor entre a primeira camada supercondutora e a segunda camada supercondutora. o excesso de material da terceira camada supercondutora é removido da primeira superfície e da segunda superfície, formando um uma via através de silício (tsv) completa(320).

    Strukturen flacher Grabenisolierungen
    8.
    发明专利
    Strukturen flacher Grabenisolierungen 未知

    公开(公告)号：DE112013002186T5

    公开(公告)日：2015-01-15

    申请号：DE112013002186

    申请日：2013-03-13

    Applicant: IBM

    Inventor： DORIS BRUCE B ,  CHENG KANGGUO ,  HARAN BALASUBRAMANIAN S ,  KHAKIFIROOZ ALI ,  KULKARNI PRANITA ,  KUMAR ARVIND ,  PONOTH SHOM

    IPC: H01L21/762

    Abstract: Es werden Strukturen flacher Grabenisolierungen zur Verwendung mit UTBB(Ultra-Thin Body and Buried Oxide)-Halbleitersubstraten bereitgestellt, welche verhindern, dass Defektmechanismen wie z. B. die Bildung elektrischer Kurzschlüsse zwischen frei liegenden Abschnitten von Siliciumschichten an den Seitenwänden eines flachen Grabens eines UTBB-Substrats in Fällen auftreten, wenn anschließend ein Grabenfüllmaterial des flachen Grabens weggeätzt und bis unter eine obere Fläche des UTBB-Substrats ausgespart wird.

    THROUGH-SILICON-VIA FABRICATION IN PLANAR QUANTUM DEVICES
    9.
    发明专利
    THROUGH-SILICON-VIA FABRICATION IN PLANAR QUANTUM DEVICES 未知

    公开(公告)号：CA3137245A1

    公开(公告)日：2020-11-05

    申请号：CA3137245

    申请日：2020-03-20

    Applicant: IBM

    Inventor： RUBIN JOSHUA ,  HERTZBERG JARED ,  ROSENBLATT SAMI ,  VIVEKANANDA ADIGA ,  BRINK MARKUS ,  KUMAR ARVIND

    IPC: H01L27/18 ,  H01L23/532 ,  H01L39/02 ,  H01L39/24

    Abstract: On a first superconducting layer (316) deposited on a first surface of a substrate (312), a first component of a resonator is pattered. On a second superconducting layer (326) deposited on a second surface of the substrate (312), a second component of the resonator is patterned. The first surface and the second surface are disposed relative to each other in a non-co-planar disposition. In the substrate, a recess is created, the recess extending from the first superconducting layer to the second superconducting layer. On an inner surface of the recess, a third superconducting layer (322) is deposited, the third superconducting layer forming a superconducting path between the first superconducting layer and the second superconducting layer. Excess material of the third superconducting layer is removed from the first surface and the second surface, forming a completed through-silicon via TSV (320).

    Secure chip identification using resistive processing unit as a physically unclonable function
    10.
    发明专利
    Secure chip identification using resistive processing unit as a physically unclonable function 未知

    公开(公告)号：AU2021264045A1

    公开(公告)日：2022-09-22

    申请号：AU2021264045

    申请日：2021-03-19

    Applicant: IBM

    Inventor： KUMAR ARVIND ,  ANDO TAKASHI ,  PFEIFFER DIRK

    IPC: H01L23/58 ,  H01L21/66

    Abstract: A technique relates to biasing, using a control system (220), a crossbar array (100) of resistive processing units (102) under a midrange condition, the midrange condition causing resistances of the resistive processing units (102) to result in a random output of low values and high values in about equal proportions. The control system (220) reinforces the low values and the high values of the random output by setting the resistances of the resistive processing units (102) to a state that forces the low values and the high values having resulted from the midrange condition. Reinforcing the low values and the high values makes the random output permanent even when the crossbar array (100) of the resistive processing units (102) is not biased under the midrange condition. The control system (220) records a sequence of the low values and the high values of the random output responsive to reinforcing the low values and the high values of the random output.

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