公开(公告)号：EP1805796A4

公开(公告)日：2008-10-01

申请号：EP05800298

申请日：2005-09-29

Applicant: IBM ,  TOSHIBA KK

Inventor： CHEN HUAJIE ,  CHIDAMBARRAO DURESETI ,  OH SANG-HYUN ,  PANDA SIDDHARTHA ,  RAUSCH WERNER A ,  SATO TSUTOMU ,  UTOMO HENRY K

IPC: H01L21/8238 ,  H01L21/336

CPC classification number: H01L29/6659 ,  H01L21/26506 ,  H01L21/28052 ,  H01L21/28079 ,  H01L21/7624 ,  H01L29/1045 ,  H01L29/165 ,  H01L29/4933 ,  H01L29/495 ,  H01L29/665 ,  H01L29/6653 ,  H01L29/66545 ,  H01L29/6656 ,  H01L29/66628 ,  H01L29/66636 ,  H01L29/7848

Abstract: A field effect transistor (FET) (10) is provided which includes a gate stack (29), a pair of first spacers (32) disposed over sidewalls of the gate stack (29 and a pair of semiconductor alloy regions (39) disposed on opposite sides of and spaced a first distance from the gate stack (29). Source and drain regions (24) of the FET (10) are at least partly disposed in the semiconductor alloy regions (39; and spaced a second distance from the gate stack (29) by a corresponding spacer of the pair of first spacers (32), which may be different from the first distance. The FET (10) may also include second spacers (34) disposed on the first spacers (32), and silicide regions (40) at least partly overlying the semiconductor alloy regions (39), wherein the silicide regions (40) are spacec from the gate stack (29) by the first and second spacers (32, 34).

公开(公告)号：WO2011043870A3

公开(公告)日：2011-06-23

申请号：PCT/US2010046567

申请日：2010-08-25

Applicant: IBM ,  LI YING ,  NARASIMHA SHREESH ,  RAUSCH WERNER A

Inventor： LI YING ,  NARASIMHA SHREESH ,  RAUSCH WERNER A

IPC: H01L29/78 ,  H01L21/336 ,  H01L21/762

CPC classification number: H01L29/78615 ,  H01L21/74 ,  H01L21/76229 ,  H01L21/76283 ,  H01L29/66772

Abstract: Disclosed is an SOI device on a bulk silicon layer which has an FET region, a body contact region and an STI region. The FET region is made of an SOI layer and an overlying gate. The STI region includes a first STI layer separating the SOI device from an adjacent SOI device. The body contact region includes an extension of the SOI layer, a second STI layer on the extension and a body contact in contact with the extension. The first and second STI layers are contiguous and of different thicknesses so as to form a split level STI.

Abstract translation: 公开了具有FET区域，体接触区域和STI区域的体硅层上的SOI器件。 FET区域由SOI层和上覆栅极构成。 STI区域包括将SOI器件与相邻SOI器件分开的第一STI层。 身体接触区域包括SOI层的延伸部，延伸部上的第​​二STI层和与延伸部接触的身体接触部。 第一和第二STI层是连续的和不同的厚度，以便形成分级STI。

公开(公告)号：SG142307A1

公开(公告)日：2008-05-28

申请号：SG2008029332

申请日：2005-09-29

Applicant: IBM ,  TOSHIBA KK

Inventor： CHEN HUAJIE ,  CHIDAMBARRAO DURESETI ,  OH SANG-HYUN ,  PANDA SIDDHARTHA ,  RAUSCH WERNER A ,  SATO TSUTOMU ,  UTOMO HENRY K

Abstract: STRAINED CHANNEL FIELD EFFECT TRANSISTOR USING SACRIFICIAL SPACER A field effect transistor (FET) (10) is provided which includes a gate stack (29), a pair of first spacers (32) disposed over sidewalls of the gate stack (29) and a pair of semiconductor alloy regions (39) disposed on opposite sides of and spaced a first distance from the gate stack (29). Source and drain regions (24) of the FET (10) are at least partly disposed in the semiconductor alloy regions (39); and spaced a second distance from the gate stack (29) by a corresponding spacer of the pair of first spacers (32), which may be different from the first distance. The FET (10) may also include second spacers (34) disposed on the first spacers (32), and silicide regions (40) at least partly overlying the semiconductor alloy regions (39), wherein the silicide regions (40) are spaced from the gate stack (29) by the first and second spacers (32, 34).

公开(公告)号：DE112017008044B4

公开(公告)日：2021-11-11

申请号：DE112017008044

申请日：2017-12-19

Applicant: IBM

Inventor： ROSENBLATT SAMI ,  TOPALOGU RASIT ONUR ,  HERTZBERG JARED BARNEY ,  RAUSCH WERNER A

IPC: H01L39/22

Abstract: Vertikaler q-Kondensator, aufweisend:einen Graben durch eine Schicht von supraleitendem Material, wobei der Graben eine Tiefe in einem Substrat erreicht, wobei die Tiefe im Wesentlichen senkrecht auf eine Fertigungsebene des Substrats ist, wobei das supraleitende Material auf dem Substrat abgeschieden ist;ein supraleitendes Material, das in dem Graben abgeschieden ist, wobei das abgeschiedene supraleitende Material eine erste Dünnschicht des supraleitenden Materials auf einer ersten Oberfläche des Grabens, eine zweite Dünnschicht des supraleitenden Materials auf einer zweiten Oberfläche des Grabens und eine dritte Dünnschicht des supraleitenden Materials auf einer dritten Oberfläche des Grabens bildet, wobei die zweite Oberfläche im Wesentlichen parallel zu der ersten Oberfläche ist und die dritte Oberfläche in dem Graben die erste Oberfläche und die zweite Oberfläche trennt;ein dielektrisches Material unter der dritten Dünnschicht, wobei das dielektrische Material durch Ätzen der dritten Dünnschicht freigelegt ist;eine erste Kopplung zwischen der ersten Dünnschicht und einem ersten Kontakt in einer supraleitenden Quantenlogikschaltung; undeine zweite Kopplung zwischen der zweiten Dünnschicht und einem zweiten Kontakt in der supraleitenden Quantenlogikschaltung, wobei die erste Kopplung und die zweite Kopplung bewirken, dass die erste Dünnschicht und die zweite Dünnschicht als vertikaler q-Kondensator wirken, der die Integrität von Daten in der supraleitenden Quantenlogikschaltung innerhalb eines Schwellenwerts aufrechthält.

公开(公告)号：GB2486601B

公开(公告)日：2013-10-30

申请号：GB201203113

申请日：2010-08-25

Applicant: IBM

Inventor： LI YING ,  NARASIMHA SHREESH ,  RAUSCH WERNER A

IPC: H01L29/66 ,  H01L21/336 ,  H01L21/84 ,  H01L27/12 ,  H01L29/78

Abstract: Disclosed is an SOI device on a bulk silicon layer which has an FET region, a body contact region and an STI region. The FET region is made of an SOI layer and an overlying gate. The STI region includes a first STI layer separating the SOI device from an adjacent SOI device. The body contact region includes an extension of the SOI layer, a second STI layer on the extension and a body contact in contact with the extension. The first and second STI layers are contiguous and of different thicknesses so as to form a split level STI.

公开(公告)号：DE112010003986T5

公开(公告)日：2013-01-10

申请号：DE112010003986

申请日：2010-08-25

Applicant: IBM

Inventor： LI YING ,  NARASIMHA SHREESH ,  RAUSCH WERNER A

IPC: H01L29/78 ,  H01L21/336 ,  H01L21/762

Abstract: Es wird eine SOI-Einheit auf einer massiven Siliciumschicht offenbart, die einen FET-Bereich, einen Körperkontaktbereich und einen STI-Bereich aufweist. Der FET-Bereich besteht aus einer SOI-Schicht ufasst eine erste STI-Schicht, die die SOI-Einheit von einer danebenliegenden SOI-Einheit trennt. Der Körperkontaktbereich umfasst eine Verlängerung der SOI-Schicht, eine zweite STI-Schicht auf der Verlängerung und einen Körperkontakt in Kontakt mit der Verlängerung. Die erste und die zweite STI-Schicht sind aneinanderliegend und weisen eine unterschiedliche Dicke auf, um einen abgestuften STI zu bilden.

公开(公告)号：GB2486601A

公开(公告)日：2012-06-20

申请号：GB201203113

申请日：2010-08-25

Applicant: IBM

Inventor： LI YING ,  NARASIMHA SHREESH ,  RAUSCH WERNER A

IPC: H01L29/66 ,  H01L21/336 ,  H01L21/84 ,  H01L27/12 ,  H01L29/78

Abstract: Disclosed is an SOI device on a bulk silicon layer which has an FET region, a body contact region and an STI region. The FET region is made of an SOI layer and an overlying gate. The STI region includes a first STI layer separating the SOI device from an adjacent SOI device. The body contact region includes an extension of the SOI layer, a second STI layer on the extension and a body contact in contact with the extension. The first and second STI layers are contiguous and of different thicknesses so as to form a split level STI.

公开(公告)号：DE112017008044T5

公开(公告)日：2020-07-09

申请号：DE112017008044

申请日：2017-12-19

Applicant: IBM

Inventor： ROSENBLATT SAMI ,  TOPALOGU RASIT ONUR ,  HERTZBERG JARED BARNEY ,  RAUSCH WERNER A

IPC: H01L39/22

Abstract: Ein vertikaler q-Kondensator (202, 302, 700, 1100, 1400, 1800) weist einen Graben (304, 502, 902, 1202, 1204, 1602) in einem Substrat (400) durch eine Schicht (602, 1302, 1304) von supraleitendem Material (402) auf. Ein Supraleiter wird in dem Graben (304, 502, 902, 1202, 1204, 1602) abgeschieden und bildet eine erste Dünnschicht auf einer ersten Oberfläche, eine zweite Dünnschicht auf einer zweiten Oberfläche und eine dritte Dünnschicht des Supraleiters auf einer dritten Oberfläche des Grabens (304, 502, 902, 1202, 1204, 1602). Die erste und die zweite Oberfläche sind im Wesentlichen parallel und die dritte Oberfläche in dem Graben (304, 502, 902, 1202, 1204, 1602) trennt die erste und die zweite Oberfläche. Ein Dielektrikum wird unter der dritten Dünnschicht durch Ätzen freigelegt. Eine erste Kopplung wird zwischen der ersten Dünnschicht und einem ersten Kontakt gebildet und eine zweite Kopplung wird zwischen der zweiten Dünnschicht und einem zweiten Kontakt in einer supraleitenden Quantenlogikschaltung gebildet. Die erste und die zweite Kopplung bewirken, dass die erste und die zweite Dünnschicht als vertikaler q-Kondensator (202, 302, 700, 1100, 1400, 1800) wirken, der die Integrität von Daten in der supraleitenden Quantenlogikschaltung innerhalb eines Schwellenwerts aufrechthält.

公开(公告)号：DE102012220824B4

公开(公告)日：2015-07-23

申请号：DE102012220824

申请日：2012-11-15

Applicant: IBM

Inventor： NUMMY KAREN A ,  PEI CHENGWEN ,  RAUSCH WERNER A ,  WANG GENG

IPC: H01L27/108 ,  H01L21/8242

Abstract: Halbleiterstruktur, aufweisend: einen in einem Halbleitersubstrat angeordneten Graben, der sich in einer Halbleiterschicht erstreckt, welche ein erstens monokristallines Halbleitermaterial aufweist, und der mit einer Knotendielektrikumsschicht und mindestens einem leitfähigen Füllmaterialabschnitt gefüllt ist, wobei der mindestens eine leitfähige Füllmaterialabschnitt einen dotierten Halbleiterfüllungsabschnitt aufweist, der seitlich mit dem ersten monokristallinen Halbleitermaterial in Kontakt steht; und eine Source-Zone, die in die Halbleiterschicht eingebettet ist und ein anderes monokristallines Halbleitermaterial aufweist, welches sich von dem ersten monokristallinen Halbleitermaterial unterscheidet und epitaxial an dem monokristallinen Halbleitermaterial ausgerichtet ist und einen epitaxialen Halbleitermaterialabschnitt bildet; und einen polykristallinen Halbleitermaterialabschnitt, der mit einer obersten horizontalen Fläche des dotierten Halbleiterfüllungsabschnitts in Kontakt steht und ein gleiches Material wie die Source-Zone aufweist und mit der Source-Zone in Kontakt steht.

公开(公告)号：DE112010003986B4

公开(公告)日：2015-07-02

申请号：DE112010003986

申请日：2010-08-25

Applicant: IBM

Inventor： LI YING ,  NARASIMHA SHREESH ,  RAUSCH WERNER A

IPC: H01L29/78 ,  H01L21/336 ,  H01L21/762 ,  H01L21/84 ,  H01L29/786

Abstract: SOI-Einheit, die Folgendes umfasst: einen FET-Bereich (22), der ein Gate (58) eines FET Transistors auf einer SOI-Schicht (34) umfasst; einen STI-Bereich, der eine erste STI-Schicht (STI-1) aufweist, die die SOI-Einheit von einer danebenliegenden SOI-Einheit trennt, wobei die erste STI-Schicht eine erste Dicke aufweist; einen Körperkontaktbereich (24) zwischen dem FET-Bereich und dem STI-Bereich, wobei der Körperkontaktbereich eine Verlängerung (35) der SOI-Schicht aufweist sowie eine darüberliegende zweite STI-Schicht (STI-2), die eine zweite Dicke aufweist, wobei die SOI-Schicht und die SOI-Verlängerung eine tiefe Wannendotierung aufweisen, um einen Widerstand der SOI-Schicht und der SOI-Verlängerung zu verringern, wobei eine Dicke der SOI-Verlängerung geringer ist als eine Dicke der SOI-Schicht, wobei eine Konzentration der Dotierung in der SOI-Verlängerung so maximiert ist, dass sie eine Schwellenspannung des FET Transistors nicht beeinträchtigt, wobei im Falle dessen, dass der FET Transistor ein n-Kanal-FET Transistor ist, die Dotierung einen p-Typ aufwiest, und im Falle dessen, dass der FET Transistor ein p-Kanal-FET Transistor ist, die Dotierung einen n-Typ aufwiest; und einen Körperkontakt (67) in Kontakt mit der SOI-Verlängerung; wobei sich die erste Dicke von der zweiten Dicke unterscheidet und die erste und zweite STI-Schicht einen abgestuften STI bilden.