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    Bipolarer Transistor
    3.
    发明专利
    Bipolarer Transistor 未知

    公开(公告)号：DE102015105943A1

    公开(公告)日：2015-11-05

    申请号：DE102015105943

    申请日：2015-04-17

    Applicant: INFINEON TECHNOLOGIES AG

    Inventor： BÖCK JOSEF ,  LIEBL WOLFGANG

    IPC: H01L29/73 ,  H01L21/331

    Abstract: Es werden ein Bipolartransistor und ein Verfahren zur Herstellung eines Bipolartransistors beschrieben. In einem Ausführungsbeispiel umfasst der Bipolartransistor einen Halbleiterkörper mit einem Kollektorgebiet und einem auf dem Kollektorgebiet angeordneten Basisgebiet, wobei das Kollektorgebiet mit Dotierstoffen eines zweiten Dotierungstyps dotiert ist und das Basisgebiet zumindest teilweise mit Dotierstoffen eines ersten Dotierungstyps dotiert ist und mit isolierenden Spacern, die auf dem Basisgebiets angeordnet sind. Der Halbleiterkörper umfasst des Weiteren eine Halbleiterschicht mit einem auf dem Basisgebiet angeordneten und seitlich von den Abstandshaltern umschlossenen Emittergebiet, wobei das Emittergebiet mit Dotierstoffen des zweiten Dotierungstyps dotiert ist, um einen pn-Übergang zu dem Basisgebiet zu bilden, und das Emittergebiet vollständig über einer horizontalen, durch die Unterseite der Spacer verlaufenden Ebene angeordnet ist.

    6.
    发明专利
    未知

    公开(公告)号：DE102006043484A1

    公开(公告)日：2008-04-03

    申请号：DE102006043484

    申请日：2006-09-15

    Applicant: INFINEON TECHNOLOGIES AG

    Inventor： SCHAEFER HERBERT ,  BOECK JOSEF ,  LIEBL WOLFGANG ,  KNAPP HERBERT

    IPC: H01L23/525

    Abstract: A fuse structure includes a substrate, a fuse conductive trace disposed closer to a first chip surface than to a second chip surface facing away from the first chip surface, a metallization layer on the substrate disposed on a side of the fuse conductive trace facing away from the first chip surface, and a planar barrier multilayer assembly disposed between the fuse conductive trace and the metallization layer and including multiple barrier layers of different materials, wherein the fuse conductive trace, the metallization layer and the barrier multilayer assembly are arranged such that when cutting the fuse conductive trace and the barrier multilayer assembly, a first area of the metallization layer is electrically isolated from a second area of the metallization layer.

    Fuse-Struktur und Verfahren zum Herstellen derselben
    7.
    发明专利
    Fuse-Struktur und Verfahren zum Herstellen derselben 未知

    公开(公告)号：DE102006043484B4

    公开(公告)日：2019-11-28

    申请号：DE102006043484

    申请日：2006-09-15

    Applicant: INFINEON TECHNOLOGIES AG

    Inventor： SCHÄFER HERBERT DR ,  BÖCK JOSEF DR ,  LIEBL WOLFGANG ,  KNAPP HERBERT DR

    IPC: H01L23/525

    Abstract: Fuse-Struktur (13; 51; 81; 101; 111), mit:einem Substrat (11d; 53);einer Fuse-Leiterbahn (19; 71), die näher einer ersten Chipoberfläche (11a) als einer zweiten (11b) der ersten Chipoberfläche (11a) abgewandten Chipoberfläche angeordnet ist;einer Metallisierungs-Schicht (15; 67) auf dem Substrat (11d; 53), die auf einer der ersten Chipoberfläche (11a) abgewandten Seite der Fuse-Leiterbahn (19; 71) angeordnet ist; undeiner planaren Barriere-Mehrschichtanordnung (17; 69), die zwischen der Fuse-Leiterbahn (19; 71) und der Metallisierungs-Schicht (15; 67) angeordnet ist und mehrere Barriere-Schichten (17a, 17b, 17c) aus unterschiedlichem Material aufweist;wobei die Fuse-Leiterbahn (19; 71), die Metallisierungs-Schicht (15; 67) und die Barriere-Mehrschichtanordnung (17; 69) derart angeordnet sind, dass bei einer Durchtrennung der Fuse-Leiterbahn (19; 71) und der Barriere-Mehrschichtanordnung (17; 69) ein erster Bereich (15a; 67a) der Metallisierungs-Schicht (15; 67) von einem zweiten Bereich (15b; 67b) der Metallisierungs-Schicht (15; 67) elektrisch isoliert ist,wobei die Barriere-Mehrschichtanordnung (17; 69) eine erste Barriere-Schicht (17a) aus Tantal-Nitrid, eine zweite Barriere-Schicht (17b) aus Titan und eine dritte Barriere-Schicht (17c) aus Titan-Nitrid aufweist, wobei die zweite Barriere-Schicht (17b) zwischen der ersten Barriere-Schicht (17a) und der dritten Barriere-Schicht (17c) angeordnet ist, undwobei eine Dicke der ersten Barriere-Schicht (17a) höher ist als eine Dicke der zweiten Barriere-Schicht (17b) und eine Dicke der dritten Barriere-Schicht (17c), und die Dicke der dritten Barriere-Schicht (17c) höher ist als die Dicke der zweiten Barriere-Schicht (17b).

    Halbleiterchip und Verfahren zur Herstellung einer Halbleiterstruktur
    8.
    发明专利
    Halbleiterchip und Verfahren zur Herstellung einer Halbleiterstruktur 未知

    公开(公告)号：DE102010017109B4

    公开(公告)日：2018-05-09

    申请号：DE102010017109

    申请日：2010-05-27

    Applicant: INFINEON TECHNOLOGIES AG

    Inventor： ALLERS KARL-HEINZ ,  BOECK JOSEF ,  GOLLER KLAUS ,  LACHNER RUDOLF ,  LIEBL WOLFGANG

    IPC: H01L27/08 ,  H01L21/768 ,  H01L23/522

    Abstract: Halbleiterchip (130, 140), der Folgendes enthält:eine Kondensatoranordnung (410), die zwischen eine erste Metallisierungsebene Mn und eine zweite Metallisierungsebene Mn+1 des Chips (130, 140) gekoppelt ist, wobei die zweite Metallisierungsebene Mn+1 der ersten Metallisierungsebene Mn benachbart ist, wobei n einen Index repräsentiert, der eine Metallisierungsebene anzeigt; und wobei die erste Metallisierungsebene Mn wenigstens eine erste Leitung (Mn(1)) und die zweite Metallisierungsebene Mn+1 wenigstens eine zweite Leitung (Mn+1(1)) aufweist, und wobei die Kondensatoranordnung (410) Folgendes aufweist:einen ersten Kondensator (CAP1) mit einer ersten Elektrodenoberfläche (S1A) und einer zweiten Elektrodenoberfläche (S1B) undeinen zweiten Kondensator (CAP2), der über dem ersten Kondensator (CAP1) gestapelt und elektrisch mit diesem in Reihe gekoppelt ist, wobei der zweite Kondensator (CAP2) eine dritte Elektrodenoberfläche (S2A) und eine vierte Elektrodenoberfläche (S2B) enthält, wobei die zweite Elektrodenoberfläche (S1B) und dritte Elektrodenoberfläche (S2A) elektrisch potentialfrei sind,wobei die vierte Elektrodenoberfläche (S2B) durch mindestens ein leitendes Via (Vn(1)) elektrisch an die zweite Metallisierungsebene Mn+1 gekoppelt ist undwobei die vierte Elektrodenoberfläche (S2B) eine Oberfläche des leitenden Vias (Vn(1)) ist.

    Bipolartransistor mit Basis-Kollektor-Isolation ohne Dielektrikum und Verfahren zum Herstellen eines Solchen
    9.
    发明专利
    Bipolartransistor mit Basis-Kollektor-Isolation ohne Dielektrikum und Verfahren zum Herstellen eines Solchen 未知

    公开(公告)号：DE102010001290B4

    公开(公告)日：2015-03-12

    申请号：DE102010001290

    申请日：2010-01-27

    Applicant: INFINEON TECHNOLOGIES AG

    Inventor： BOECK JOSEF ,  MEISTER THOMAS ,  SCHÄFER HERBERT ,  LIEBL WOLFGANG

    IPC: H01L21/331 ,  H01L29/06 ,  H01L29/73

    Abstract: Verfahren zum Herstellen eines Bipolartransistors mit einer reduzierten Basis-Kollektor-Kapazität innerhalb eines Halbleiterkörpers (100), das aufweist: Herstellen eines Kollektorgebiets das ein aktives Kollektorgebiet (104; 408) umfasst und das einen ersten Leitfähigkeitstyp besitzt und wenigstens eines lateralen Isolationsgebiets (110; 410) um das aktive Kollektorgebiet (104; 408); Herstellen einer Basis-Kollektor-Dielektrikumsschicht (120; 412) oberhalb des Kollektorgebiets; Herstellen wenigstens eines ersten Basisanschlussgebietes (114; 504) oberhalb der Basis-Kollektor-Dielektrikumsschicht (120; 412), wobei das wenigstens eine Basisanschlussgebiet (114; 504) einen zu dem Leitfähigkeitstyp des Kollektorgebiets (104; 408) entgegengesetzten Leitfähigkeitstyp besitzt; Selektives Ätzen der Basis-Kollektor-Dielektrikumsschicht (120; 412) um einen unterschnittenen Bereich unterhalb einer Kante des wenigstens einen ersten Basisanschlussgebiets (114; 504) herzustellen; Herstellen wenigstens eines selektiven zweiten Basisanschlussgebiets (118; 702) in dem unterschnittenen Bereich, wobei das wenigstens eine selektive zweite Basisanschlussgebiet (118; 702) eine Dicke aufweist, die geringer ist als eine Höhe des unterschnittenen Bereichs; Selektives isotropes Ätzen der Basis-Kollektor-Dielektrikumsschicht (120; 412), um eine Kavität zwischen dem wenigstens einen ersten Basisanschlussgebiet (114; 504) und dem Kollektorgebiet (104; 408) herzustellen, wobei das selektive isotrope Ätzen das Entfernen eines Teils des wenigstens einen lateralen Isolationsgebiets (110; 410) umfasst; Selektives Herstellen eines aktiven Basisgebiets (116; 1102) in der Kavität, das das wenigstens eine erste Basisanschlussgebiet (114; 504) und das Kollektorgebiet (104; 408) aneinander koppelt, wobei das selektive Herstellen des aktiven Basisgebiets (116; 1102) die Kavität in eine oder mehrere gasgefüllte Isolationskavitäten (112; 1104) unterteilt, die zwischen dem wenigstens einen ersten Basisanschlussgebiet (114; 504) und dem Kollektorgebiet (104; 408) angeordnet sind; und Herstellen eines strukturierten Emittergebiets (122; 1302), das vom selben Leitfähigkeitstyp wie das Kollektorgebiet (104; 408) ist, oberhalb des aktiven Basisgebiets (116; 1102).

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