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公开(公告)号:DE10131626B4
公开(公告)日:2006-07-27
申请号:DE10131626
申请日:2001-06-29
Applicant: INFINEON TECHNOLOGIES AG
Inventor: KROENKE MATTHIAS , BRUCHHAUS RAINER , ENDERS GERHARD , HARTNER WALTER , MIKOLAJICK THOMAS , NAGEL NICOLAS , ROEHNER MICHAEL
IPC: H01L21/8239 , H01L21/02 , H01L21/768 , H01L21/8246 , H01L27/115 , H01L27/11502 , H01L27/11507
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公开(公告)号:DE102015100084A1
公开(公告)日:2015-07-09
申请号:DE102015100084
申请日:2015-01-07
Applicant: INFINEON TECHNOLOGIES AG
Inventor: ROEHNER MICHAEL , ARESU STEFANO , FARICELLI MARCO
IPC: H01L23/544 , G01R31/26 , G01R31/28 , H01L21/66
Abstract: Ein Halbleiterwafer umfasst dielektrische Regionen mit unterschiedlicher Dicke, wobei manche der dielektrischen Regionen dünner und andere der dielektrischen Regionen dicker sind. Der Halbleiterwafer umfasst ferner eine Belastungsschaltung, die ausgelegt ist, zumindest eine der dielektrischen Regionen innerhalb des Halbleiterwafers intern zu belasten, um dielektrische Zuverlässigkeit zu bestimmen. Ein entsprechendes Verfahren zur internen Bestimmung der dielektrischen Zuverlässigkeit einer Halbleitertechnologie ist ebenfalls bereitgestellt.
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公开(公告)号:DE102014103294A1
公开(公告)日:2014-09-18
申请号:DE102014103294
申请日:2014-03-12
Applicant: INFINEON TECHNOLOGIES AG
Inventor: ARESU STEFANO , ROEHNER MICHAEL
Abstract: In einer Ausführungsform umfasst ein Kondensator eine erste Zeile, die ein erstes Kondensatorelement und ein zweites Kondensatorelement, die parallel geschaltet sind, umfasst, und eine zweite Zeile, die ein drittes Kondensatorelement und ein viertes Kondensatorelement, die parallel geschaltet sind, aufweist. Die erste Zeile ist mit der zweiten Zeile in Reihe geschaltet. In einer Metallisierungsebene über einem Werkstück ist das zweite Kondensatorelement zwischen dem ersten Kondensatorelement und dem dritten Kondensatorelement angeordnet. In der Metallisierungsebene ist das dritte Kondensatorelement zwischen dem zweiten Kondensatorelement und dem vierten Kondensatorelement angeordnet. Das erste, das zweite, das dritte und das vierte Kondensatorelement sind in der Metallisierungsebene angeordnet.
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公开(公告)号:DE10131491B4
公开(公告)日:2006-06-29
申请号:DE10131491
申请日:2001-06-29
Applicant: INFINEON TECHNOLOGIES AG
Inventor: BRUCHHAUS RAINER , ENDERS GERHARD , HARTNER WALTER , KASKO IGOR , KROENKE MATTHIAS , MIKOLAJICK THOMAS , NAGEL NICOLAS , ROEHNER MICHAEL , WEINRICH VOLKER
IPC: H01L21/8239 , H01L21/02 , H01L21/8242
Abstract: A method of fabricating semiconductor memory devices is simplified by providing at least some plug regions, which are provided for contacting storage capacitor devices of a capacitor configuration, such that the plug regions have in each case a region that is elevated above the surface region of a passivation region.
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公开(公告)号:DE10131491A1
公开(公告)日:2003-01-16
申请号:DE10131491
申请日:2001-06-29
Applicant: INFINEON TECHNOLOGIES AG
Inventor: BRUCHHAUS RAINER , ENDERS GERHARD , HARTNER WALTER , KASKO IGOR , KROENKE MATTHIAS , MIKOLAJICK THOMAS , NAGEL NICOLAS , ROEHNER MICHAEL , WEINRICH VOLKER
IPC: H01L21/02 , H01L21/8242 , H01L21/8239
Abstract: Production of a semiconductor storage device comprises: forming a semiconductor substrate (20), a passivating region (21) and/or a surface region (20a, 21a) with a complementary metal oxide semiconductor (CMOS) structure; forming capacitor arrangements (10-1,..., 10-4); and contacting the capacitor arrangements with the CMOS structure using contact regions or plug regions (P1, P2). At least one part of the contact regions or plug regions are formed with a region raised above the surface region of the passivating region. Preferred Features: The contact regions or plug regions are formed in a common process step, preferably after forming the passivating region.
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公开(公告)号:DE102014119161A1
公开(公告)日:2015-06-25
申请号:DE102014119161
申请日:2014-12-19
Applicant: INFINEON TECHNOLOGIES AG
Inventor: ARESU STEFANO , ROEHNER MICHAEL
IPC: H01L23/60 , G01R31/26 , G01R31/28 , H01L23/482
Abstract: Gemäß einer Ausführungsform der vorliegenden Erfindung aufweist ein Verfahren zum Testen einer Vielzahl von Halbleitervorrichtungen das Anlegen einer Belastungsspannung mit einer Spitzenspannung auf einer über einem Substrat angeordneten Schirmleitung. Das Substrat weist eine funktionelle Schaltungsanordnung einer Halbleitervorrichtung auf. Eine Feststpannung wird an eine über dem zur Schirmleitung benachbarten Substrat angeordnete erste Metallleitung angelegt. Die erste Metallleitung ist mit der funktionellen Schaltungsanordnung gekoppelt und konfiguriert, während des Betriebs mit einem Hochspannungsknoten gekoppelt zu sein. Die Spitzenspannung ist größer als eine maximale Festspannung. Die Schirmleitung trennt die erste Metallleitung von einer benachbarten zweiten Metallleitung, die konfiguriert ist, während des Betriebs mit einem Niedrigspannungsknoten gekoppelt zu sein. Das Verfahren aufweist ferner das Messen eines Stroms durch die Schirmleitung als Antwort auf die Belastungsspannung, das Bestimmen des Stroms durch die Schirmleitung der Halbleitervorrichtung und das Identifizieren der Halbleitervorrichtung als den Test bestanden habend basierend auf der Bestimmung.
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公开(公告)号:DE10027914B4
公开(公告)日:2007-03-08
申请号:DE10027914
申请日:2000-05-31
Applicant: INFINEON TECHNOLOGIES AG
Inventor: DAHL CLAUS , ROBL WERNER , ROEHNER MICHAEL , GSCHWANDTNER ALEXANDER , JURK REINHARD , THEWES ROLAND
IPC: H01L29/78 , H01L21/336 , H01L23/00 , H01L23/532 , H01L29/06 , H01L29/40
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公开(公告)号:DE10131490B4
公开(公告)日:2006-06-29
申请号:DE10131490
申请日:2001-06-29
Applicant: INFINEON TECHNOLOGIES AG
Inventor: KROENKE MATTHIAS , BRUCHHAUS RAINER , ENDERS GERHARD , HARTNER WALTER , MIKOLAJICK THOMAS , NAGEL NICOLAS , ROEHNER MICHAEL
IPC: H01L21/8239 , H01L21/02 , H01L21/8242
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公开(公告)号:DE10131625B4
公开(公告)日:2006-06-14
申请号:DE10131625
申请日:2001-06-29
Applicant: INFINEON TECHNOLOGIES AG
Inventor: KROENKE MATTHIAS , BRUCHHAUS RAINER , ENDERS GERHARD , HARTNER WALTER , MIKOLAJICK THOMAS , NAGEL NICOLAS , ROEHNER MICHAEL
IPC: H01L21/8239 , H01L27/105 , H01L21/02 , H01L27/115 , H01L27/11502
Abstract: To manufacture FeRAM memories in a particularly space-saving fashion and, thus, increase the storage density, a manufacturing method forms at least some of the multiplicity of capacitor devices used as storage elements with a multiplicity of individual capacitors that are connected in parallel with one another. The individual capacitors have ferroelectric or paraelectric dielectric regions with different coercitive voltages such that there is a resulting multiplicity of storage states for each of the individual capacitors.
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公开(公告)号:DE10131625A1
公开(公告)日:2003-01-23
申请号:DE10131625
申请日:2001-06-29
Applicant: INFINEON TECHNOLOGIES AG
Inventor: KROENKE MATTHIAS , BRUCHHAUS RAINER , ENDERS GERHARD , HARTNER WALTER , MIKOLAJICK THOMAS , NAGEL NICOLAS , ROEHNER MICHAEL
IPC: H01L27/105 , H01L21/02 , H01L27/115 , H01L27/11502 , H01L21/8239
Abstract: A method for manufacturing a semiconductor storage device, in which a semiconductor substrate or similar, a passivation zone (21) and/or a surface zone (20a, 21a) are formed on it with a CMOS structure and in which in the region of the semiconductor substrate (20) a passivation zone (21) and/or a surface zone (20a, 21a) on it are formed a capacitor arrangement (2) of capacitor devices (10-1...10-4) serving as storage elements. At least one part of the capacitor devices (10-1...10-4) are formed with a number of mutually-parallel connected discrete capacitors (C1,C2).
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