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公开(公告)号：ES2915607T3
公开(公告)日：2022-06-23
申请号：ES19214143
申请日：2018-03-26
Applicant: INTEL CORP
Inventor： KAUL HIMANSHU , ANDERS MARK A , MATHEW SANU K , YAO ANBANG , RAY JOYDEEP , TANG PING T , STRICKLAND MICHAEL S , CHEN XIAOMING , SHPEISMAN TATIANA , APPU ABHISHEK R , KOKER ALTUG , SINHA KAMAL , VEMBU BALAJI , NURVITADHI ERIKO , BARIK RAJKISHORE , LIN TSUNG-HAN , RANGANATHAN VASANTH , JAHAGIRDAR SANJEEV , GALOPPO VON BORRIES NICOLAS C
Abstract: Una unidad de procesamiento de gráficos, GPU, para acelerar operaciones de aprendizaje automático, comprendiendo la GPU: un multiprocesador (1400) en donde el multiprocesador (1400) ha de ejecutar una misma instrucción para múltiples hilos y de ejecutar hilos paralelos de un grupo de hilos, teniendo cada hilo del grupo de hilos un estado de hilo independiente, siendo la instrucción para hacer que una primera unidad de cómputo (1411,..., 1418) realice al menos una operación de multiplicación de matrices bidimensionales; en donde la operación se realiza sobre tres operandos de entrada enteros sin signo de 16 bits a, b y c, e incluye computar, por un multiplicador de 16 bits × 16 bits con signo, un producto intermedio de 32 bits entre un operando entero sin signo de 16 bits a y un operando de entrada entero sin signo de 16 bits b y computar, por un sumador de 32 bits, una suma de 32 bits basándose en el producto intermedio de 32 bits y en un operando de entrada entero sin signo de 16 bits c.
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公开(公告)号：ES2929797T3
公开(公告)日：2022-12-01
申请号：ES19214829
申请日：2018-03-26
Applicant: INTEL CORP
Inventor： KAUL HIMANSHU , ANDERS MARK A , MATHEW SANU K , YAO ANBANG , RAY JOYDEEP , TANG PING T , STRICKLAND MICHAEL S , CHEN XIAOMING , SHPEISMAN TATIANA , APPU ABHISHEK R , KOKER ALTUG , SINHA KAMAL , VEMBU BALAJI , NURVITADHI ERIKO , BARIK RAJKISHORE , LIN TSUNG-HAN , RANGANATHAN VASANTH , JAHAGIRDAR SANJEEV , GALOPPO VON BORRIES NICOLAS
Abstract: Una realización proporciona un acelerador de hardware de aprendizaje automático que comprende una unidad de cómputo que tiene un sumador y un multiplicador que se comparten entre la ruta de datos enteros y una ruta de datos de punto flotante, los bits superiores de los operandos de entrada al multiplicador se activan durante el punto flotante. operación. (Traducción automática con Google Translate, sin valor legal)
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公开(公告)号：ES2926704T3
公开(公告)日：2022-10-27
申请号：ES18164092
申请日：2018-03-26
Applicant: INTEL CORP
Inventor： OULD-AHMED-VALL ELMOUSTAPHA , BAGHSORKHI SARA S , YAO ANBANG , NEALIS KEVIN , CHEN XIAOMING , KOKER ALTUG , APPU ABHISHEK R , WEAST JOHN C , MACPHERSON MIKE B , KIM DUKHWAN , HURD LINDA L , ASHBAUGH BEN J , LAKSHMANAN BARATH , MA LIWEI , RAY JOYDEEP , TANG PING T , STRICKLAND MICHAEL S
Abstract: Una realización proporciona una unidad de procesamiento de gráficos de propósito general que comprende una unidad de punto flotante de precisión dinámica que incluye una unidad de control que tiene lógica de hardware de seguimiento de precisión para rastrear un número disponible de bits de precisión para datos computados en relación con una precisión objetivo, en donde la precisión dinámica la unidad de punto flotante incluye lógica computacional para generar datos con múltiples precisiones. (Traducción automática con Google Translate, sin valor legal)
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公开(公告)号：PL3396547T3
公开(公告)日：2022-11-14
申请号：PL18164092
申请日：2018-03-26
Applicant: INTEL CORP
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Patent Agency Ranking
公开(公告)号：ES2922233T3
公开(公告)日：2022-09-12
申请号：ES19218464
申请日：2018-03-02
Applicant: INTEL CORP
Inventor： APPU ABHISHEK R , KOKER ALTUG , HURD LINDA L , KIM DUKHWAN , MACPHERSON MIKE B , WEAST JOHN C , CHEN FENG , AKHBARI FARSHAD , SRINIVASA NARAYAN , SATISH NADATHUR RAJAGOPALAN , TANG PING T , RAY JOYDEEP , STRICKLAND MICHAEL S , CHEN XIAOMING , YAO ANBANG , SHPEISMAN TATIANA
IPC: G06F9/30 , G06F3/14 , G06F9/38 , G06F9/46 , G06N3/04 , G06N3/063 , G06N3/08 , G06T1/20 , G06T15/00 , G09G5/36
Abstract: Una unidad de procesamiento de gráficos tiene un conjunto de controladores de memoria, una memoria de caché y al menos un clúster de cálculo con al menos un multiprocesador de gráficos acoplado al conjunto de controladores de memoria. El al menos un multiprocesador de gráficos incluye una unidad de instrucción, una pluralidad de núcleos de procesamiento y una memoria compartida junto con la pluralidad de los núcleos de procesamiento. La unidad de instrucción está configurada para enviar instrucciones para la ejecución mediante un núcleo de procesamiento. La ejecución de un mecanismo de cálculo de precisión de precisión mixta fusionada es compatible con un mecanismo de cómputo, en el que la operación FMAC comprende una unidad lógica aritmética, ALU, operación de D = A * B + C con A y A y B es elementos de datos enteros de 8 bits, y C es un elemento de datos enteros de 32 bits. (Traducción automática con Google Translate, sin valor legal)
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公开(公告)号：ES2995657T3
公开(公告)日：2025-02-10
申请号：ES22210195
申请日：2018-03-26
Applicant: INTEL CORP
Inventor： KAUL HIMANSHU , ANDERS MARK A , MATHEW SANU K , YAO ANBANG , RAY JOYDEEP , TANG PING T , STRICKLAND MICHAEL S , CHEN XIAOMING , APPU ABHISHEK R , KOKER ALTUG , SINHA KAMAL , VEMBU BALAJI , GALOPPO VON BORRIES NICOLAS C , NURVITADHI ERIKO , BARIK RAJKISHORE , LIN TSUNG-HAN , RANGANATHAN VASANTH , JAHAGIRDAR SANJEEV , SHPEISMAN TATIANA
Abstract: La presente divulgación proporciona un sistema de procesamiento de datos, un método, un medio legible por computadora y una unidad de procesamiento de gráficos, GPU, para acelerar las operaciones de aprendizaje automático, comprendiendo la GPU: un multiprocesador que incluye una arquitectura de instrucción única, subproceso múltiple, SIMT, el multiprocesador para ejecutar una instrucción única a través de múltiples subprocesos; y una primera unidad de cómputo incluida dentro del multiprocesador, la instrucción única para hacer que la primera unidad de cómputo realice al menos una operación de multiplicación y acumulación de matriz bidimensional, en donde realizar la operación de multiplicación y acumulación de matriz bidimensional incluye calcular un producto intermedio de operandos de 16 bits y calcular una suma de 32 bits basada en el producto intermedio; en donde para calcular una suma de 32 bits basada en el producto intermedio, la primera unidad de cómputo debe: realizar una multiplicación de punto flotante de dos o más operandos de 16 bits para generar el producto intermedio, calcular una suma intermedia basada en el producto intermedio; y convertir la suma intermedia en un resultado de 32 bits. (Traducción automática con Google Translate, sin valor legal)
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公开(公告)号：PL4160387T3
公开(公告)日：2025-01-07
申请号：PL22210195
申请日：2018-03-26
Applicant: INTEL CORP
Inventor： KAUL HIMANSHU , ANDERS MARK A , MATHEW SANU K , YAO ANBANG , RAY JOYDEEP , TANG PING T , STRICKLAND MICHAEL S , CHEN XIAOMING , APPU ABHISHEK R , KOKER ALTUG , SINHA KAMAL , VEMBU BALAJI , GALOPPO VON BORRIES NICOLAS C , NURVITADHI ERIKO , BARIK RAJKISHORE , LIN TSUNG-HAN , RANGANATHAN VASANTH , JAHAGIRDAR SANJEEV , SHPEISMAN TATIANA
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公开(公告)号：PL3637247T3
公开(公告)日：2022-11-21
申请号：PL19214829
申请日：2018-03-26
Applicant: INTEL CORP
Inventor： KAUL HIMANSHU , ANDERS MARK A , MATHEW SANU K , YAO ANBANG , RAY JOYDEEP , TANG PING T , STRICKLAND MICHAEL S , CHEN XIAOMING , SHPEISMAN TATIANA , APPU ABHISHEK R , KOKER ALTUG , SINHA KAMAL , VEMBU BALAJI , NURVITADHI ERIKO , BARIK RAJKISHORE , LIN TSUNG-HAN , RANGANATHAN VASANTH , JAHAGIRDAR SANJEEV , GALOPPO VON BORRIES NICOLAS
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公开(公告)号：ES2991916T3
公开(公告)日：2024-12-05
申请号：ES19183024
申请日：2018-03-02
Applicant: INTEL CORP
Inventor： APPU ABHISHEK R , KOKER ALTUG , HURD LINDA L , KIM DUKHWAN , MACPHERSON MIKE B , WEAST JOHN C , CHEN FENG , AKHBARI FARSHAD , SRINIVASA NARAYAN , SATISH NADATHUR RAJAGOPALAN , TANG PING T , RAY JOYDEEP , STRICKLAND MICHAEL S , CHEN XIAOMING , YAO ANBANG , SHPEISMAN TATIANA
Abstract: Se describe un procesador de gráficos y un método para realizar una operación de multiplicación y acumulación de matrices multidimensionales de precisión mixta. (Traducción automática con Google Translate, sin valor legal)
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