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1.发明公开
公开(公告)号：EP3161793A4
公开(公告)日：2018-01-17
申请号：EP14896773
申请日：2014-06-30
Applicant: INTEL CORP
Inventor： YANG YI , CHEN XIAOMING , CHEN FENG , HAO YAN
CPC classification number: G06T15/005 , G06T11/40
Abstract: Methods and apparatus relating to an adaptive partition mechanism with arbitrary tile shape for tile based rendering GPU (Graphics Processing Unit) architecture are described. In an embodiment, the primitive intersection cost value for each atomic tile of an image are determined at least partially based on a vertex element size, a vertex shader length, and a number of the vertices of a primitive of the image. Other embodiments are also disclosed and claimed.
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公开(公告)号：EP3230913A4
公开(公告)日：2018-05-16
申请号：EP14907903
申请日：2014-12-11
Applicant: INTEL CORP
Inventor： CHEN FENG , HAO YAN , YANG YI , CHEN XIAOMING
Abstract: A computing system includes technologies for providing trusted predictive analytics services. The computing system provides a common description language for predictive analytics services, and uses cryptographic techniques and digital rights management techniques to protect input data and/or portions of the predictive analytics services.
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公开(公告)号：ES2915607T3
公开(公告)日：2022-06-23
申请号：ES19214143
申请日：2018-03-26
Applicant: INTEL CORP
Inventor： KAUL HIMANSHU , ANDERS MARK A , MATHEW SANU K , YAO ANBANG , RAY JOYDEEP , TANG PING T , STRICKLAND MICHAEL S , CHEN XIAOMING , SHPEISMAN TATIANA , APPU ABHISHEK R , KOKER ALTUG , SINHA KAMAL , VEMBU BALAJI , NURVITADHI ERIKO , BARIK RAJKISHORE , LIN TSUNG-HAN , RANGANATHAN VASANTH , JAHAGIRDAR SANJEEV , GALOPPO VON BORRIES NICOLAS C
Abstract: Una unidad de procesamiento de gráficos, GPU, para acelerar operaciones de aprendizaje automático, comprendiendo la GPU: un multiprocesador (1400) en donde el multiprocesador (1400) ha de ejecutar una misma instrucción para múltiples hilos y de ejecutar hilos paralelos de un grupo de hilos, teniendo cada hilo del grupo de hilos un estado de hilo independiente, siendo la instrucción para hacer que una primera unidad de cómputo (1411,..., 1418) realice al menos una operación de multiplicación de matrices bidimensionales; en donde la operación se realiza sobre tres operandos de entrada enteros sin signo de 16 bits a, b y c, e incluye computar, por un multiplicador de 16 bits × 16 bits con signo, un producto intermedio de 32 bits entre un operando entero sin signo de 16 bits a y un operando de entrada entero sin signo de 16 bits b y computar, por un sumador de 32 bits, una suma de 32 bits basándose en el producto intermedio de 32 bits y en un operando de entrada entero sin signo de 16 bits c.
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公开(公告)号：ES2906398T3
公开(公告)日：2022-04-18
申请号：ES19166050
申请日：2018-03-14
Applicant: INTEL CORP
Inventor： OULD-AHMED-VALL ELMOUSTAPHA , LAKSHMANAN BARATH , SHPEISMAN TATIANA , RAY JOYDEEP , TANG PING T , STRICKLAND MICHAEL , CHEN XIAOMING , YAO ANBANG , ASHBAUGH BEN J , HURD LINDA L , MA LIWEI
Abstract: Una unidad de procesamiento de gráficos de propósito general (214), que incluye: un multiprocesador de transmisión continua (234, 1400) que tiene una arquitectura de tipo "una sola instrucción, múltiples subprocesos", SIMT, que incluye múltiples subprocesos de hardware, donde el multiprocesador de transmisión continua (234, 1400) comprende: múltiples conjuntos de unidades de cálculo (1411-1418), presentando cada unidad de cálculo (1411-1418) una unidad lógica de coma flotante (1411B - 1418B) configurada para realizar operaciones de coma flotante y una unidad lógica de números enteros (1411A - 1418A) configurada para realizar operaciones de números enteros; y una memoria (270, 272) acoplada a los múltiples conjuntos de unidades de cálculo, caracterizada por que en una unidad de cálculo, la unidad lógica de números enteros está habilitada para ejecutar un subproceso de una primera instrucción, mientras que la unidad lógica de coma flotante está habilitada para ejecutar un subproceso de una segunda instrucción, siendo la segunda instrucción diferente de la primera instrucción y ejecutándose el subproceso de la primera instrucción simultáneamente con el subproceso de la segunda instrucción.
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Patent Agency Ranking
公开(公告)号：DE102018110380A1
公开(公告)日：2018-10-31
申请号：DE102018110380
申请日：2018-04-30
Applicant: INTEL CORP
Inventor： BARIK RAJKISHORE , LEWIS BRIAN T , SUNDARESAN MURALI , JACKSON JEFFREY , MACPHERSON MIKE , CHEN XIAOMING
IPC: G06F9/50
Abstract: Beschrieben ist ein Mechanismus zur Ermöglichung der intelligenten Ressourcenverteilung zum Tiefenlernen bei autonomen Maschinen.. Ein Verfahren von Ausführungsformen, wie hierin beschrieben, beinhaltet das Erkennen eines oder mehrerer Sätze von Daten aus einer oder mehreren Quellen über eines oder mehrere Netzwerke, und das Einfügen einer Bibliothek in eine neuronale Netzwerkanwendung, um den optimalen Punkt zu bestimmen, an dem die Frequenzskalierung anzuwenden ist, ohne die Leistung der neuronalen Netzwerkanwendung an einer Rechenvorrichtung zu beeinträchtigen.
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公开(公告)号：ES2929797T3
公开(公告)日：2022-12-01
申请号：ES19214829
申请日：2018-03-26
Applicant: INTEL CORP
Inventor： KAUL HIMANSHU , ANDERS MARK A , MATHEW SANU K , YAO ANBANG , RAY JOYDEEP , TANG PING T , STRICKLAND MICHAEL S , CHEN XIAOMING , SHPEISMAN TATIANA , APPU ABHISHEK R , KOKER ALTUG , SINHA KAMAL , VEMBU BALAJI , NURVITADHI ERIKO , BARIK RAJKISHORE , LIN TSUNG-HAN , RANGANATHAN VASANTH , JAHAGIRDAR SANJEEV , GALOPPO VON BORRIES NICOLAS
Abstract: Una realización proporciona un acelerador de hardware de aprendizaje automático que comprende una unidad de cómputo que tiene un sumador y un multiplicador que se comparten entre la ruta de datos enteros y una ruta de datos de punto flotante, los bits superiores de los operandos de entrada al multiplicador se activan durante el punto flotante. operación. (Traducción automática con Google Translate, sin valor legal)
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公开(公告)号：ES2926704T3
公开(公告)日：2022-10-27
申请号：ES18164092
申请日：2018-03-26
Applicant: INTEL CORP
Inventor： OULD-AHMED-VALL ELMOUSTAPHA , BAGHSORKHI SARA S , YAO ANBANG , NEALIS KEVIN , CHEN XIAOMING , KOKER ALTUG , APPU ABHISHEK R , WEAST JOHN C , MACPHERSON MIKE B , KIM DUKHWAN , HURD LINDA L , ASHBAUGH BEN J , LAKSHMANAN BARATH , MA LIWEI , RAY JOYDEEP , TANG PING T , STRICKLAND MICHAEL S
Abstract: Una realización proporciona una unidad de procesamiento de gráficos de propósito general que comprende una unidad de punto flotante de precisión dinámica que incluye una unidad de control que tiene lógica de hardware de seguimiento de precisión para rastrear un número disponible de bits de precisión para datos computados en relación con una precisión objetivo, en donde la precisión dinámica la unidad de punto flotante incluye lógica computacional para generar datos con múltiples precisiones. (Traducción automática con Google Translate, sin valor legal)
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公开(公告)号：ES2982454T3
公开(公告)日：2024-10-16
申请号：ES20155873
申请日：2018-03-23
Applicant: INTEL CORP
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公开(公告)号：PL3396547T3
公开(公告)日：2022-11-14
申请号：PL18164092
申请日：2018-03-26
Applicant: INTEL CORP
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