公开(公告)号：EP3080779A4

公开(公告)日：2017-09-27

申请号：EP14869103

申请日：2014-12-12

Applicant: INTEL CORP

Inventor： YAO ANBANG ,  DU YANGZHOU ,  TONG XIAOFENG ,  WANG TAO ,  CHEN YURONG ,  LI JIANGUO ,  YE JIANBO ,  LI WENLONG ,  ZHANG YIMIN

IPC: G06K9/00 ,  G06K9/62

CPC classification number: G06K9/00261 ,  G06K9/00281 ,  G06K9/00315 ,  G06K9/6207

公开(公告)号：DE112022007395T5

公开(公告)日：2025-04-10

申请号：DE112022007395

申请日：2022-10-11

Applicant: INTEL CORP

Inventor： GUO PING ,  YAO ANBANG ,  WU XIANGBIN ,  WU YUFEI ,  LAI MEE SIM

IPC: H04N21/845

Abstract: Ein System zur Videosegmentierung kann ein neuronales Netzwerk und einen Speicher beinhalten, der Mehrfachbereichsarrays beinhaltet. Die Mehrfachbereichsarrays können Merkmalsabbildungsarrays speichern, die eine unterschiedliche Anzahl von Merkmalsabbildungen beinhalten. Das System kann jeweils eine Merkmalsabbildung aus einem Frame in einem Video erzeugen und die Merkmalsabbildung im Speicher speichern. Die Merkmalsabbildung kann sich in einem Merkmalsabbildungsarray befinden, das auch eine oder mehrere Kontextmerkmalsabbildungen beinhaltet, die aus anderen Frames in dem Video erzeugt werden. Das System verwendet das Merkmalsabbildungsarray, um zu bestimmen, ob der Frame in ein Segment des Videos fällt. Das System kann später eine neue Merkmalsabbildung aus einem anderen Frame erzeugen und die neue Merkmalsabbildung in einem neuen Merkmalsabbildungsarray einschließen, das auch die erste Merkmalsabbildung beinhaltet. Das System verwendet das neue Merkmalsabbildungsarray, um zu bestimmen, ob der neue Frame in ein Segment fällt.

公开(公告)号：PL3657323T3

公开(公告)日：2022-07-25

申请号：PL19218464

申请日：2018-03-02

Applicant: INTEL CORP

Inventor： APPU ABHISHEK R ,  KOKER ALTUG ,  HURD LINDA L ,  KIM DUKHWAN ,  MACPHERSON MIKE B ,  WEAST JOHN C ,  CHEN FENG ,  AKHBARI FARSHAD ,  SRINIVASA NARAYAN ,  SATISH NADATHUR RAJAGOPALAN ,  TANG PING T ,  RAY JOYDEEP ,  STRICKLAND MICHAEL S ,  CHEN XIAOMING ,  YAO ANBANG ,  SHPEISMAN TATIANA

公开(公告)号：ES2915607T3

公开(公告)日：2022-06-23

申请号：ES19214143

申请日：2018-03-26

Applicant: INTEL CORP

Inventor： KAUL HIMANSHU ,  ANDERS MARK A ,  MATHEW SANU K ,  YAO ANBANG ,  RAY JOYDEEP ,  TANG PING T ,  STRICKLAND MICHAEL S ,  CHEN XIAOMING ,  SHPEISMAN TATIANA ,  APPU ABHISHEK R ,  KOKER ALTUG ,  SINHA KAMAL ,  VEMBU BALAJI ,  NURVITADHI ERIKO ,  BARIK RAJKISHORE ,  LIN TSUNG-HAN ,  RANGANATHAN VASANTH ,  JAHAGIRDAR SANJEEV ,  GALOPPO VON BORRIES NICOLAS C

IPC: G06F7/483 ,  G06F7/544 ,  G06F9/30 ,  G06N3/04 ,  G06N3/063 ,  G06N3/08

Abstract: Una unidad de procesamiento de gráficos, GPU, para acelerar operaciones de aprendizaje automático, comprendiendo la GPU: un multiprocesador (1400) en donde el multiprocesador (1400) ha de ejecutar una misma instrucción para múltiples hilos y de ejecutar hilos paralelos de un grupo de hilos, teniendo cada hilo del grupo de hilos un estado de hilo independiente, siendo la instrucción para hacer que una primera unidad de cómputo (1411,..., 1418) realice al menos una operación de multiplicación de matrices bidimensionales; en donde la operación se realiza sobre tres operandos de entrada enteros sin signo de 16 bits a, b y c, e incluye computar, por un multiplicador de 16 bits × 16 bits con signo, un producto intermedio de 32 bits entre un operando entero sin signo de 16 bits a y un operando de entrada entero sin signo de 16 bits b y computar, por un sumador de 32 bits, una suma de 32 bits basándose en el producto intermedio de 32 bits y en un operando de entrada entero sin signo de 16 bits c.

公开(公告)号：ES2906398T3

公开(公告)日：2022-04-18

申请号：ES19166050

申请日：2018-03-14

Applicant: INTEL CORP

Inventor： OULD-AHMED-VALL ELMOUSTAPHA ,  LAKSHMANAN BARATH ,  SHPEISMAN TATIANA ,  RAY JOYDEEP ,  TANG PING T ,  STRICKLAND MICHAEL ,  CHEN XIAOMING ,  YAO ANBANG ,  ASHBAUGH BEN J ,  HURD LINDA L ,  MA LIWEI

IPC: G06F9/38 ,  G06T1/20

Abstract: Una unidad de procesamiento de gráficos de propósito general (214), que incluye: un multiprocesador de transmisión continua (234, 1400) que tiene una arquitectura de tipo "una sola instrucción, múltiples subprocesos", SIMT, que incluye múltiples subprocesos de hardware, donde el multiprocesador de transmisión continua (234, 1400) comprende: múltiples conjuntos de unidades de cálculo (1411-1418), presentando cada unidad de cálculo (1411-1418) una unidad lógica de coma flotante (1411B - 1418B) configurada para realizar operaciones de coma flotante y una unidad lógica de números enteros (1411A - 1418A) configurada para realizar operaciones de números enteros; y una memoria (270, 272) acoplada a los múltiples conjuntos de unidades de cálculo, caracterizada por que en una unidad de cálculo, la unidad lógica de números enteros está habilitada para ejecutar un subproceso de una primera instrucción, mientras que la unidad lógica de coma flotante está habilitada para ejecutar un subproceso de una segunda instrucción, siendo la segunda instrucción diferente de la primera instrucción y ejecutándose el subproceso de la primera instrucción simultáneamente con el subproceso de la segunda instrucción.

公开(公告)号：DE112022007282T5

公开(公告)日：2025-04-30

申请号：DE112022007282

申请日：2022-08-23

Applicant: INTEL CORP

Inventor： YAO ANBANG ,  YANG YI ,  CHEN FENG ,  SHEN WANGLEI ,  LU MING ,  CHENG LIANG ,  ZHANG YU ,  LIU MIAOMING ,  LIU BO ,  CHEN YURONG

IPC: G06N3/0495 ,  G06N3/063

Abstract: Die Offenbarung betrifft eine Bruchteil-Bit-Netzquantisierung und den Einsatz von CNN-Modellen. Ein KI-Beschleuniger, der Folgendes beinhaltet: einen Eingabepuffer, der dazu konfiguriert ist, ein Eingabebild zu puffern; einen Gewichstpuffer, der dazu konfiguriert ist, Faltungskernindices für eine Faltungsschicht eines CNN-Modells zu puffern; einen Kernmusterpuffer, der dazu konfiguriert ist, eine 1-Bit-Faltungskern-Teilmenge für die Faltungsschicht des CNN-Modells zu puffern, wobei die 1-Bit-Faltungskern-Teilmenge 2τ1-Bit-Faltungskerne mit einer Größe von K × K beinhaltet; ein PE-Array, das einen oder mehrere PE-Knoten beinhaltet, von denen jeder dazu konfiguriert ist, Faltungsergebnisse eines Bildgebiets des Eingabebildes und der 1-Bit-Faltungskerne, die den Faltungskernindices in der 1-Bit-Faltungskern-Teilmenge entsprechen, zu erzeugen; und einen Ausgabepuffer, der dazu konfiguriert ist, Faltungsergebnisse jeweiliger Bildgebiete des Eingabebildes und die 1-Bit-Faltungskerne, die den Faltungskernindices entsprechen, zu puffern.

公开(公告)号：ES2930550T3

公开(公告)日：2022-12-16

申请号：ES17904717

申请日：2017-04-07

Applicant: INTEL CORP

Inventor： YANG LIU ,  YAO ANBANG

IPC: G06F15/76 ,  G06T1/20

公开(公告)号：ES2929797T3

公开(公告)日：2022-12-01

申请号：ES19214829

申请日：2018-03-26

Applicant: INTEL CORP

Inventor： KAUL HIMANSHU ,  ANDERS MARK A ,  MATHEW SANU K ,  YAO ANBANG ,  RAY JOYDEEP ,  TANG PING T ,  STRICKLAND MICHAEL S ,  CHEN XIAOMING ,  SHPEISMAN TATIANA ,  APPU ABHISHEK R ,  KOKER ALTUG ,  SINHA KAMAL ,  VEMBU BALAJI ,  NURVITADHI ERIKO ,  BARIK RAJKISHORE ,  LIN TSUNG-HAN ,  RANGANATHAN VASANTH ,  JAHAGIRDAR SANJEEV ,  GALOPPO VON BORRIES NICOLAS

IPC: G06F7/483 ,  G06F7/544 ,  G06F9/30 ,  G06N3/04 ,  G06N3/063 ,  G06N3/08

Abstract: Una realización proporciona un acelerador de hardware de aprendizaje automático que comprende una unidad de cómputo que tiene un sumador y un multiplicador que se comparten entre la ruta de datos enteros y una ruta de datos de punto flotante, los bits superiores de los operandos de entrada al multiplicador se activan durante el punto flotante. operación. (Traducción automática con Google Translate, sin valor legal)

公开(公告)号：PL3607453T3

公开(公告)日：2022-11-28

申请号：PL17904717

申请日：2017-04-07

Applicant: INTEL CORP

Inventor： YANG LIU ,  YAO ANBANG

IPC: G06T1/20 ,  G06F15/76

公开(公告)号：ES2926704T3

公开(公告)日：2022-10-27

申请号：ES18164092

申请日：2018-03-26

Applicant: INTEL CORP

Inventor： OULD-AHMED-VALL ELMOUSTAPHA ,  BAGHSORKHI SARA S ,  YAO ANBANG ,  NEALIS KEVIN ,  CHEN XIAOMING ,  KOKER ALTUG ,  APPU ABHISHEK R ,  WEAST JOHN C ,  MACPHERSON MIKE B ,  KIM DUKHWAN ,  HURD LINDA L ,  ASHBAUGH BEN J ,  LAKSHMANAN BARATH ,  MA LIWEI ,  RAY JOYDEEP ,  TANG PING T ,  STRICKLAND MICHAEL S

IPC: G06N3/04 ,  G06F9/30 ,  G06F9/38 ,  G06F9/50 ,  G06N3/063 ,  G06N3/08 ,  G06T1/20 ,  G06T15/00

Abstract: Una realización proporciona una unidad de procesamiento de gráficos de propósito general que comprende una unidad de punto flotante de precisión dinámica que incluye una unidad de control que tiene lógica de hardware de seguimiento de precisión para rastrear un número disponible de bits de precisión para datos computados en relación con una precisión objetivo, en donde la precisión dinámica la unidad de punto flotante incluye lógica computacional para generar datos con múltiples precisiones. (Traducción automática con Google Translate, sin valor legal)