公开(公告)号：ES2982454T3

公开(公告)日：2024-10-16

申请号：ES20155873

申请日：2018-03-23

Applicant: INTEL CORP

Inventor： NEALIS KEVIN ,  YAO ANBANG ,  CHEN XIAOMING ,  OULD-AHMED-VALL ELMOUSTAPHA ,  BAGHSORKHI SARA S ,  NURVITADHI ERIKO ,  VEMBU BALAJI ,  GALOPPO VON BORRIES NICOLAS C ,  BARIK RAJKISHORE ,  LIN TSUNG-HAN ,  SINHA KAMAL

IPC: G06F9/38 ,  G06F7/523 ,  G06F9/30

公开(公告)号：ES3011834T3

公开(公告)日：2025-04-08

申请号：ES18160825

申请日：2018-03-08

Applicant: INTEL CORP

Inventor： NURVITADHI ERIKO ,  VEMBU BALAJI ,  LIN TSUNG-HAN ,  SINHA KAMAL ,  BARIK RAJKISHORE ,  GALOPPO VON BORRIES NICOLAS C

IPC: G06T1/20

Abstract: Se describe un aparato para facilitar el procesamiento de una matriz dispersa. El aparato incluye varias unidades de procesamiento, cada una con uno o más elementos de procesamiento, incluyendo lógica para leer operandos, una unidad de multiplicación para multiplicar dos o más operandos y un programador para identificar operandos con valor cero e impedir su programación en la unidad de multiplicación. (Traducción automática con Google Translate, sin valor legal)

公开(公告)号：ES2929797T3

公开(公告)日：2022-12-01

申请号：ES19214829

申请日：2018-03-26

Applicant: INTEL CORP

Inventor： KAUL HIMANSHU ,  ANDERS MARK A ,  MATHEW SANU K ,  YAO ANBANG ,  RAY JOYDEEP ,  TANG PING T ,  STRICKLAND MICHAEL S ,  CHEN XIAOMING ,  SHPEISMAN TATIANA ,  APPU ABHISHEK R ,  KOKER ALTUG ,  SINHA KAMAL ,  VEMBU BALAJI ,  NURVITADHI ERIKO ,  BARIK RAJKISHORE ,  LIN TSUNG-HAN ,  RANGANATHAN VASANTH ,  JAHAGIRDAR SANJEEV ,  GALOPPO VON BORRIES NICOLAS

IPC: G06F7/483 ,  G06F7/544 ,  G06F9/30 ,  G06N3/04 ,  G06N3/063 ,  G06N3/08

Abstract: Una realización proporciona un acelerador de hardware de aprendizaje automático que comprende una unidad de cómputo que tiene un sumador y un multiplicador que se comparten entre la ruta de datos enteros y una ruta de datos de punto flotante, los bits superiores de los operandos de entrada al multiplicador se activan durante el punto flotante. operación. (Traducción automática con Google Translate, sin valor legal)

公开(公告)号：DE112020000464T5

公开(公告)日：2021-11-25

申请号：DE112020000464

申请日：2020-02-12

Applicant: INTEL CORP

Inventor： SURTI PRASOONKUMAR ,  HUNTER ARTHUR ,  SINHA KAMAL ,  JANUS SCOTT ,  INSKO BRENT ,  RANGANATHAN VASANTH ,  STRIRAMASSARMA LAKSHMINARAYANAN

IPC: G06T1/20 ,  G06T15/00

Abstract: Ausführungsformen betreffen im Allgemeinen das Mehrkachel-Grafikprozessor-Rendering. Eine Ausführungsform einer Einrichtung beinhaltet Folgendes: einen Speicher zur Speicherung von Daten; und einen oder mehrere Prozessoren einschließlich einer Grafikverarbeitungseinheit (GPU) zum Verarbeiten von Daten, wobei die GPU mehrere GPU-Kacheln beinhaltet, wobei die Einrichtung, nachdem geometrische Daten jeder mehrerer Bildschirmkacheln zugewiesen wurden, die geometrischen Daten an die mehreren GPU-Kacheln übertragen soll.

公开(公告)号：ES2915607T3

公开(公告)日：2022-06-23

申请号：ES19214143

申请日：2018-03-26

Applicant: INTEL CORP

Inventor： KAUL HIMANSHU ,  ANDERS MARK A ,  MATHEW SANU K ,  YAO ANBANG ,  RAY JOYDEEP ,  TANG PING T ,  STRICKLAND MICHAEL S ,  CHEN XIAOMING ,  SHPEISMAN TATIANA ,  APPU ABHISHEK R ,  KOKER ALTUG ,  SINHA KAMAL ,  VEMBU BALAJI ,  NURVITADHI ERIKO ,  BARIK RAJKISHORE ,  LIN TSUNG-HAN ,  RANGANATHAN VASANTH ,  JAHAGIRDAR SANJEEV ,  GALOPPO VON BORRIES NICOLAS C

IPC: G06F7/483 ,  G06F7/544 ,  G06F9/30 ,  G06N3/04 ,  G06N3/063 ,  G06N3/08

Abstract: Una unidad de procesamiento de gráficos, GPU, para acelerar operaciones de aprendizaje automático, comprendiendo la GPU: un multiprocesador (1400) en donde el multiprocesador (1400) ha de ejecutar una misma instrucción para múltiples hilos y de ejecutar hilos paralelos de un grupo de hilos, teniendo cada hilo del grupo de hilos un estado de hilo independiente, siendo la instrucción para hacer que una primera unidad de cómputo (1411,..., 1418) realice al menos una operación de multiplicación de matrices bidimensionales; en donde la operación se realiza sobre tres operandos de entrada enteros sin signo de 16 bits a, b y c, e incluye computar, por un multiplicador de 16 bits × 16 bits con signo, un producto intermedio de 32 bits entre un operando entero sin signo de 16 bits a y un operando de entrada entero sin signo de 16 bits b y computar, por un sumador de 32 bits, una suma de 32 bits basándose en el producto intermedio de 32 bits y en un operando de entrada entero sin signo de 16 bits c.

公开(公告)号：ES2905758T3

公开(公告)日：2022-04-12

申请号：ES18158485

申请日：2018-02-23

Applicant: INTEL CORP

Inventor： KOKER ALTUG ,  APPU ABHISHEK R ,  VEERNAPU KIRAN C ,  RAY JOYDEEP ,  VEMBU BALAJI ,  SURTI PRASOONKUMAR ,  SINHA KAMAL ,  HOEKSTRA ERIC J ,  FU WENYIN ,  KABURLASOS NIKOS ,  BOROLE BHUSHAN M ,  SCHLUESSLER TRAVIS T ,  SHAH ANKUR N ,  KENNEDY JONATHAN

IPC: G06F1/32 ,  H04W52/02

Abstract: Un método que comprende: la recogida (610) de información de usuario para un usuario de un dispositivo de procesamiento de datos, incluyendo la recogida de estadísticas basadas en máquinas asociadas con el usuario e información personal asociada con el usuario, incluyendo la recogida de una o más métricas de rendimiento para varias etapas de una canalización de procesamiento de gráficos de un procesador gráfico del dispositivo de procesamiento de datos, en donde, dependiendo de las características de la carga de trabajo, algunas partes de la canalización de procesamiento de gráficos son más activas que otras partes; la generación (615) de un perfil de usuario para el usuario del dispositivo de procesamiento de datos a partir de la información del usuario; la categorización (620) del usuario en una de entre una pluralidad de categorías de consumo de energía en base al perfil del usuario; la determinación (625) de un perfil de energía del procesador gráfico en el dispositivo de procesamiento de datos utilizando el perfil de usuario y la categorización del usuario en combinación con la retroalimentación de un algoritmo de aprendizaje automático, incluyendo el ajuste individual de la frecuencia de las etapas de la canalización de procesamiento de gráficos del procesador gráfico basado, al menos en parte, en el perfil de usuario y en una o más métricas de rendimiento recogidas.

公开(公告)号：PL3382504T3

公开(公告)日：2022-02-21

申请号：PL18158485

申请日：2018-02-23

Applicant: INTEL CORP

Inventor： KOKER ALTUG ,  APPU ABHISHEK R ,  VEERNAPU KIRAN C ,  RAY JOYDEEP ,  VEMBU BALAJI ,  SURTI PRASOONKUMAR ,  SINHA KAMAL ,  HOEKSTRA ERIC J ,  FU WENYIN ,  KABURLASOS NIKOS ,  BOROLE BHUSHAN M ,  SCHLUESSLER TRAVIS T ,  SHAH ANKUR N ,  KENNEDY JONATHAN

IPC: G06F1/32 ,  H04W52/02

公开(公告)号：ES2925598T3

公开(公告)日：2022-10-18

申请号：ES21165109

申请日：2018-03-26

Applicant: INTEL CORP

Inventor： KAUL HIMANSHU ,  ANDERS MARK A ,  MATHEW SANU K ,  YAO ANBANG ,  RAY JOYDEEP ,  TANG PING T ,  STRICKLAND MICHAEL S ,  CHEN XIAOMING ,  SHPEISMAN TATIANA ,  APPU ABHISHEK R ,  KOKER ALTUG ,  SINHA KAMAL ,  VEMBU BALAJI ,  GALOPPO VON BORRIES NICOLAS C ,  NURVITADHI ERIKO ,  BARIK RAJKISHORE ,  LIN TSUNG-HAN ,  RANGANATHAN VASANTH ,  JAHAGIRDAR SANJEEV

IPC: G06F7/483 ,  G06F7/544 ,  G06F9/30 ,  G06N3/04 ,  G06N3/063 ,  G06N3/08

Abstract: La presente descripción proporciona un aparato que comprende una interfaz de memoria, una matriz de grupos de procesamiento, cada uno de los cuales incluye una unidad multiprocesador acoplada a la interfaz de memoria, en el que al menos una unidad multiprocesador debe ejecutar una instrucción fusionada de multiplicación y suma en paralelo a través de múltiples subprocesos. La al menos una unidad multiprocesador que comprende un archivo de registro para almacenar datos y una unidad de cómputo acoplada al archivo de registro, donde la unidad de cómputo es para ejecutar una instrucción fusionada de multiplicación y suma en datos de matriz. La unidad de cómputo que comprende lógica de hardware para cuantificar los datos desde una precisión más alta, incluido un formato de punto flotante de 32 bits, a un formato de punto flotante de menor precisión, incluido un formato de punto flotante de 16 bits, que tiene un signo de 1 bit, un formato de punto flotante de 8 bits. exponente de bits y una mantisa, en el que se utilizan menos bits para la mantisa del formato de punto flotante de menor precisión; y una o más unidades lógicas para realizar la operación fusionada de suma y multiplicación sobre los datos en el formato de punto flotante de menor precisión. (Traducción automática con Google Translate, sin valor legal)

公开(公告)号：PL3859519T3

公开(公告)日：2022-09-05

申请号：PL21165109

申请日：2018-03-26

Applicant: INTEL CORP

Inventor： KAUL HIMANSHU ,  ANDERS MARK A ,  MATHEW SANU K ,  YAO ANBANG ,  RAY JOYDEEP ,  TANG PING T ,  STRICKLAND MICHAEL S ,  CHEN XIAOMING ,  SHPEISMAN TATIANA ,  APPU ABHISHEK R ,  KOKER ALTUG ,  SINHA KAMAL ,  VEMBU BALAJI ,  GALOPPO VON BORRIES NICOLAS C ,  NURVITADHI ERIKO ,  BARIK RAJKISHORE ,  LIN TSUNG-HAN ,  RANGANATHAN VASANTH ,  JAHAGIRDAR SANJEEV

IPC: G06F7/483 ,  G06F7/544 ,  G06F9/30 ,  G06N3/04 ,  G06N3/063 ,  G06N3/08

公开(公告)号：PL3637246T3

公开(公告)日：2022-07-04

申请号：PL19214143

申请日：2018-03-26

Applicant: INTEL CORP

Inventor： KAUL HIMANSHU ,  ANDERS MARK A ,  MATHEW SANU K ,  YAO ANBANG ,  RAY JOYDEEP ,  TANG PING T ,  STRICKLAND MICHAEL S ,  CHEN XIAOMING ,  SHPEISMAN TATIANA ,  APPU ABHISHEK R ,  KOKER ALTUG ,  SINHA KAMAL ,  VEMBU BALAJI ,  NURVITADHI ERIKO ,  BARIK RAJKISHORE ,  LIN TSUNG-HAN ,  RANGANATHAN VASANTH ,  JAHAGIRDAR SANJEEV ,  GALOPPO VON BORRIES NICOLAS C

IPC: G06F7/483 ,  G06F7/544 ,  G06F9/30 ,  G06N3/04 ,  G06N3/063 ,  G06N3/08