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    Formation of single crystal semiconductor film portion separated from substrate
    1.
    发明专利
    Formation of single crystal semiconductor film portion separated from substrate 审中-公开
    形成从衬底分离的单晶半导体膜部分

    公开(公告)号：JP2007243174A

    公开(公告)日：2007-09-20

    申请号：JP2007032606

    申请日：2007-02-13

    Applicant: St Microelectronics Sa ,  エス テ マイクロエレクトロニクス エス アー

    Inventor： DUTARTRE DIDIER ,  LOUBET NICOLAS ,  TALBOT ALEXANDRE

    IPC: H01L21/762 ,  H01L21/76 ,  H01L27/12 ,  H01L29/786

    CPC classification number: H01L29/66772 ,  H01L21/02381 ,  H01L21/0245 ,  H01L21/02532 ,  H01L21/02639

    Abstract: PROBLEM TO BE SOLVED: To provide a method of manufacturing a MOS transistor comprising a single crystal semiconductor film with no facets that is formed on a void portion, a laminated structure of single crystal thin films that prevents reduction in the device surface area, and a channel region that has a homogeneous thickness and is separated from an underlying semiconductor wafer by at least one non-single crystal layer with a homogeneous thickness.
    SOLUTION: A method of forming a single crystal semiconductor film portion separated from a substrate comprises: a step of growing a single crystal semiconductor sacrifice film 38 and a single crystal semiconductor film 40 on a single crystal semiconductor active region in an insulation region 34 by selective epitaxial growth; a step of at least partially removing the raised insulation region 34; a step of removing the single crystal semiconductor sacrifice film 38 from the side, leaving a void; and a step of filling the void with an insulator, an electrical conductor, or a heat conductor.
    COPYRIGHT: (C)2007,JPO&INPIT

    Abstract translation: 要解决的问题：为了提供一种制造包括单晶半导体膜的MOS晶体管的方法，所述单晶半导体膜没有形成在空隙部分上的小面，单晶薄膜的层压结构防止器件表面积的降低 以及具有均匀厚度并且通过至少一个均匀厚度的非单晶层与下面的半导体晶片分离的沟道区域。 解决方案：形成从衬底分离的单晶半导体膜部分的方法包括：在绝缘区域的单晶半导体有源区上生长单晶半导体牺牲膜38和单晶半导体膜40的步骤 34通过选择性外延生长; 至少部分去除凸起绝缘区域34的步骤; 从侧面去除单晶半导体牺牲膜38留下空隙的步骤; 以及用绝缘体，电导体或导热体填充空隙的步骤。 版权所有（C）2007，JPO＆INPIT

    PROCEDE DE FORMATION D'UN TRANSISTOR MOS A CANAL EN SILICIUM-GERMANIUM
    3.
    发明专利
    PROCEDE DE FORMATION D'UN TRANSISTOR MOS A CANAL EN SILICIUM-GERMANIUM 未知

    公开(公告)号：FR2952225A1

    公开(公告)日：2011-05-06

    申请号：FR0957769

    申请日：2009-11-03

    Applicant: ST MICROELECTRONICS SA ,  ST MICROELECTRONICS CROLLES 2

    Inventor： DUTARTRE DIDIER ,  CAMPIDELLI YVES ,  LOUBET NICOLAS

    IPC: H01L21/335 ,  H01L21/8238 ,  H01L29/78

    Abstract: L'invention concerne un procédé de formation de transistors MOS, comprenant les étapes suivantes : former des tranchées isolantes (42) dans un substrat de silicium (40), lesdites tranchées délimitant des premières et des secondes zones actives (TN, Tp) ; graver une portion supérieure des premières zones actives (Tp) ; épitaxier une couche de silicium-germanium (48) dans les portions gravées ; et former des grilles de transistors PMOS (52) sur les premières zones actives et des grilles de transistors NMOS (50) sur les secondes zones actives (TN), les grilles de transistors PMOS et les grilles de transistors NMOS étant constituées d'empilements métalliques (22, 24) d'épaisseurs différentes qui s'étendent sur une région isolante à forte constante diélectrique (18, 20), la profondeur de gravure et l'épaisseur de la couche de silicium-germanium étant telles que les niveaux des surfaces des grilles des transistors NMOS et des grilles des transistors PMOS sont ajustés de façon prédéterminée.

    4.
    发明专利
    未知

    公开(公告)号：FR2915023B1

    公开(公告)日：2009-07-17

    申请号：FR0702696

    申请日：2007-04-13

    Applicant: ST MICROELECTRONICS CROLLES 2 ,  ST MICROELECTRONICS SA

    Inventor： DUTARTRE DIDIER ,  CORONEL PHILIPPE ,  LOUBET NICOLAS

    IPC: H01L21/48 ,  H01L21/20

    Abstract: Metal contacts are self-positioned on a wafer of semiconductor product. Respective placement areas for a metal contact are determined by a selective deposition of a growth material over a region of the substrate surface (for example, through epitaxial growth). The growth material is surrounded by an insulating material. The grown material is then removed to form a void in the insulating material which coincides with the desired location of the metal contact. This removal of the grown material exposes the region on the substrate surface. Conductive material is then deposited to fill the void and thus form the metal contact directly with the region of the substrate surface.

    FORMATION D'UNE PORTION DE COUCHE SEMICONDUCTRICE MONOCRISTALLINE SEPAREE D'UN SUBSTRAT
    6.
    发明专利
    FORMATION D'UNE PORTION DE COUCHE SEMICONDUCTRICE MONOCRISTALLINE SEPAREE D'UN SUBSTRAT 未知

    公开(公告)号：FR2897471A1

    公开(公告)日：2007-08-17

    申请号：FR0650474

    申请日：2006-02-10

    Applicant: ST MICROELECTRONICS SA

    Inventor： DUTARTRE DIDIER ,  LOUBET NICOLAS ,  TALBOT ALEXANDRE

    IPC: H01L21/20 ,  H01L21/336

    Abstract: L'invention concerne un procédé de formation d'une portion de couche semiconductrice monocristalline (40) au dessus d'une zone évidée, comprenant les étapes consistant à faire croître par épitaxie sélective sur une région active semiconductrice monocristalline (32) une couche semiconductrice monocristalline sacrificielle (38) et une couche semiconductrice monocristalline (40), et éliminer la couche sacrificielle (38). La croissance épitaxiale est réalisée alors que la région active est entourée d'une couche isolante en surépaisseur (34) et l'élimination de la couche semiconductrice monocristalline sacrificielle (38) est effectuée par un accès résultant d'une élimination au moins partielle de la couche isolante en surépaisseur.

    8.
    发明专利
    未知

    公开(公告)号：FR2890662B1

    公开(公告)日：2008-09-19

    申请号：FR0509397

    申请日：2005-09-14

    Applicant: ST MICROELECTRONICS SA

    Inventor： DUTARTRE DIDIER ,  LOUBET NICOLAS ,  TALBOT ALEXANDRE

    IPC: C30B25/02 ,  H01L21/205 ,  H01L21/762

    Abstract: The low temperature epitaxy process on a surface of plate containing pure silicon material/silicon alloy in rapid thermal chemical vapor deposition equipment to reduce creeping by diffusion of surface of the plate, comprises charging the plate in an equipment at 400-500[deg]C, and preparing a surface to deposit new chemical species. The deposition is carried out at low epitaxial temperature of less than 750[deg]C. Temperature in the chemical deposition equipment increases the charging temperature of the plate up to depositing temperature without extending. The low temperature epitaxy process on a surface of plate containing pure silicon material/silicon alloy in rapid thermal chemical vapor deposition equipment to reduce creeping by diffusion of surface of the plate, comprises charging the plate in an equipment at 400-500[deg]C, and preparing a surface to deposit new chemical species. The deposition is carried out at low epitaxial temperature of less than 750[deg]C. Temperature in the chemical deposition equipment increases the charging temperature of the plate up to depositing temperature without extending. The preparation of plate surface comprises a permanent passivation surface, which is carried out by injecting gas/mixture of active gases at 400-500[deg]C, pre cleaning surface of the plate, and eliminating oxides by a treatment with hydrofluoric acid. The gas/mixture of active gases comprises a gas containing hydrochloric acid, and silane or dichlorosilane. Desorption takes place during increase in the temperature. The gas/mixture of active gases are introduced by surface passivation is different from the gas/mixture of gases are injected for deposition. The dichlorosilane acts as active gas and silane as deposition gas. Precursor of active gas is silicon and the precursor of deposition gas is silicon and germanium. The gas/mixture active gases for passivation have slower depository kinetics than the kinetics of gas/mixture of gases for the deposition. The mixture of active gases is adjusted by an adjustor to obtain depository kinetics, which is almost zero. The injection of gas/mixture of active gases is carried out after charging the plate.

    PROCEDE D'EPITAXIE A FAIBLE BUDGET THERMIQUE ET SON UTILISATION
    9.
    发明专利
    PROCEDE D'EPITAXIE A FAIBLE BUDGET THERMIQUE ET SON UTILISATION 未知

    公开(公告)号：FR2890662A1

    公开(公告)日：2007-03-16

    申请号：FR0509397

    申请日：2005-09-14

    Applicant: ST MICROELECTRONICS SA

    Inventor： DUTARTRE DIDIER ,  LOUBET NICOLAS ,  TALBOT ALEXANDRE

    IPC: H01L21/205 ,  C30B25/02 ,  H01L21/762

    Abstract: Procédé d'épitaxie à faible budget thermique et son utilisation.L'invention concerne un procédé d'épitaxie basse température à la surface d'au moins une plaque en matériau à base de silicium pur ou d'alliage de silicium (SiGe, SiC, SiGeC...), dans un équipement de dépôt chimique en phase vapeur (CVD), notamment à thermique rapide (RTCVD), le procédé comprenant au moins les étapes consistant à :- charger la plaque dans l'équipement, à une température de chargement,- préparer la surface en vue d'un dépôt de nouvelles espèces chimiques,- effectuer, postérieurement à la préparation de la surface, le dépôt dans des conditions d'épitaxie basse température ( > >procédé dans lequel la préparation de la surface comprend une étape de passivation de la surface par injection de gaz-ou de mélange de gaz- actif.

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