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公开(公告)号:FR3057102A1
公开(公告)日:2018-04-06
申请号:FR1659611
申请日:2016-10-05
Applicant: ST MICROELECTRONICS SA , ST MICROELECTRONICS CROLLES 2 SAS
Inventor: DUTARTRE DIDIER , PAREDES-SAEZ VICTORIEN
IPC: H01L21/205
Abstract: L'invention concerne un Procédé de dépôt par épitaxie en phase gazeuse de silicium, de germanium ou de silicium-germanium sur une surface (35) semiconductrice monocristalline d'un substrat, ce procédé comprenant des étapes successives suivantes : disposer le substrat dans un réacteur d'épitaxie balayé par un gaz porteur ; porter la température du substrat à une première valeur ; introduire, pendant une première durée, au moins un premier gaz précurseur du silicium et/ou un gaz précurseur du germanium ; et réduire la température du substrat à une deuxième valeur, le procédé comprenant, à la fin de la première durée, le maintien de 1'introduction du premier gaz précurseur du silicium et/ou l'introduction d'un deuxième gaz précurseur du silicium, lesdits gaz ayant une pression partielle adaptée à former une couche de silicium ayant une épaisseur inférieure à 0, 5 nm.
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公开(公告)号:FR2955205B1
公开(公告)日:2012-09-21
申请号:FR0959060
申请日:2009-12-16
Applicant: ST MICROELECTRONICS SA , ST MICROELECTRONICS CROLLES 2
Inventor: MARTY MICHEL , DUTARTRE DIDIER , ROY FRANCOIS , BESSON PASCAL , PRIMA JENS
IPC: H01L27/14 , H01L21/20 , H01L21/302 , H01L21/768 , H01L21/77 , H01L23/48
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公开(公告)号:FR2915317A1
公开(公告)日:2008-10-24
申请号:FR0754580
申请日:2007-04-19
Inventor: LENOBLE DAMIEN , DUTARTRE DIDIER , TALBOT ALEXANDRE
IPC: H01L21/336 , H01L29/786
Abstract: La présente invention propose un procédé de réalisation d'un film mince d'un premier matériau saillant perpendiculairement à une surface plane d'un support, comprenant :a) une formation, au-dessus du support, d'un bloc d'un deuxième matériau comprenant au moins une paroi perpendiculaire à ladite surface plane,b) une formation d'une couche mince du premier matériau sur ladite paroi, etc) un retrait d'au moins une portion dudit bloc de deuxième matériau de manière à former le film mince de premier matériau.
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公开(公告)号:FR2980302A1
公开(公告)日:2013-03-22
申请号:FR1158341
申请日:2011-09-20
Applicant: ST MICROELECTRONICS CROLLES 2 , ST MICROELECTRONICS SA
Inventor: MARTY MICHEL , DUTARTRE DIDIER , JOUAN SEBASTIEN
IPC: H01L21/306 , H01L21/762
Abstract: Dispositif, et procédé de fabrication correspondant, comprenant un empilement vertical comportant une couche intermédiaire (CU) disposée entre une région inférieure et une région supérieure, ladite couche intermédiaire étant prolongée par une couche protectrice, ledit empilement vertical possédant une face libre latérale sur laquelle débouchent la région inférieure, la région supérieure et la couche protectrice.
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公开(公告)号:FR2973566A1
公开(公告)日:2012-10-05
申请号:FR1152821
申请日:2011-04-01
Applicant: ST MICROELECTRONICS CROLLES 2 , ST MICROELECTRONICS SA
Inventor: DUTARTRE DIDIER , CAMPIDELLI YVES , PELLISSIER-TANON DENIS , LOUBET NICOLAS
IPC: H01L21/8232 , H01L21/205
Abstract: Procédé comprenant : (a) une épitaxie d'une couche d'un matériau semi-conducteur sur une structure semi-conductrice monocristalline (S,D) et sur une structure semi-conductrice polycristalline (G), (b) une gravure de ladite couche épitaxiée de manière à conserver une épaisseur non nulle dudit matériau sur la structure monocristalline (S,D) et une épaisseur nulle sur la structure polycristalline (G), (c) au moins une répétition de l'étape (a) avec le même matériau ou un matériau différent, lesdites structures monocristallines (S,D) et polycristallines (G) étant respectivement celles obtenues à l'issue de l'étape (b) précédente, et au moins une répétition de l'étape (b), jusqu'à obtenir une épaisseur désirée (EE) pour l'empilement de couches épitaxiées sur ladite structure monocristalline (S,D).
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公开(公告)号:FR2955205A1
公开(公告)日:2011-07-15
申请号:FR0959060
申请日:2009-12-16
Applicant: ST MICROELECTRONICS SA , ST MICROELECTRONICS CROLLES 2
Inventor: MARTY MICHEL , DUTARTRE DIDIER , ROY FRANCOIS , BESSON PASCAL , PRIMA JENS
IPC: H01L27/14 , H01L21/20 , H01L21/302 , H01L21/768 , H01L21/77 , H01L23/48
Abstract: Procédé de réalisation d'un dispositif microélectronique comprenant une réalisation d'un premier substrat (1) semiconducteur comportant une formation d'une première couche (5) et d'une deuxième couche (4) entre une première face (7) et une deuxième face (2) du substrat, une réalisation de premiers composants (10) et d'une partie d'interconnexion au niveau et au dessus de la deuxième face (2), un amincissement du substrat comprenant une première gravure sélective du premier substrat depuis la première face (7) avec arrêt sur la première couche (5) suivie d'une deuxième gravure sélective avec arrêt sur la deuxième couche (4).
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公开(公告)号:FR2952225A1
公开(公告)日:2011-05-06
申请号:FR0957769
申请日:2009-11-03
Applicant: ST MICROELECTRONICS SA , ST MICROELECTRONICS CROLLES 2
Inventor: DUTARTRE DIDIER , CAMPIDELLI YVES , LOUBET NICOLAS
IPC: H01L21/335 , H01L21/8238 , H01L29/78
Abstract: L'invention concerne un procédé de formation de transistors MOS, comprenant les étapes suivantes : former des tranchées isolantes (42) dans un substrat de silicium (40), lesdites tranchées délimitant des premières et des secondes zones actives (TN, Tp) ; graver une portion supérieure des premières zones actives (Tp) ; épitaxier une couche de silicium-germanium (48) dans les portions gravées ; et former des grilles de transistors PMOS (52) sur les premières zones actives et des grilles de transistors NMOS (50) sur les secondes zones actives (TN), les grilles de transistors PMOS et les grilles de transistors NMOS étant constituées d'empilements métalliques (22, 24) d'épaisseurs différentes qui s'étendent sur une région isolante à forte constante diélectrique (18, 20), la profondeur de gravure et l'épaisseur de la couche de silicium-germanium étant telles que les niveaux des surfaces des grilles des transistors NMOS et des grilles des transistors PMOS sont ajustés de façon prédéterminée.
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公开(公告)号:DE602007004139D1
公开(公告)日:2010-02-25
申请号:DE602007004139
申请日:2007-03-16
Applicant: ST MICROELECTRONICS CROLLES 2 , ST MICROELECTRONICS SA
Inventor: MONFRAY STEPHANE , SKOTNICKI THOMAS , DUTARTRE DIDIER , TALBOT ALEXANDRE
IPC: H01L29/786
Abstract: The method involves forming an intermediate semiconductor layer (6) above a substrate (2), where the layer contains an alloy of silicon and germanium. Source, drain and insulated gate regions (11,12,9) of a MOS transistor are formed above the semiconductor layer. The semiconductor layer is oxidized from a lower surface of the layer for increasing concentration of germanium in a channel of the transistor.
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公开(公告)号:FR2915023B1
公开(公告)日:2009-07-17
申请号:FR0702696
申请日:2007-04-13
Applicant: ST MICROELECTRONICS CROLLES 2 , ST MICROELECTRONICS SA
Inventor: DUTARTRE DIDIER , CORONEL PHILIPPE , LOUBET NICOLAS
Abstract: Metal contacts are self-positioned on a wafer of semiconductor product. Respective placement areas for a metal contact are determined by a selective deposition of a growth material over a region of the substrate surface (for example, through epitaxial growth). The growth material is surrounded by an insulating material. The grown material is then removed to form a void in the insulating material which coincides with the desired location of the metal contact. This removal of the grown material exposes the region on the substrate surface. Conductive material is then deposited to fill the void and thus form the metal contact directly with the region of the substrate surface.
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公开(公告)号:FR2899017A1
公开(公告)日:2007-09-28
申请号:FR0602467
申请日:2006-03-21
Applicant: ST MICROELECTRONICS SA , ST MICROELECTRONICS CROLLES 2
Inventor: MONFRAY STEPHANE , SKOTNICKI THOMAS , DUTARTRE DIDIER , TALBOT ALEXANDRE
IPC: H01L21/336 , H01L29/78
Abstract: L'invention concerne un procédé de fabrication d'un transistor MOS comprenant :a) la formation, au-dessus d'un substrat 2, d'une couche semiconductrice intermédiaire 6 contenant un alliage de silicium et de germanium,b) la réalisation des régions 11, 12, 9 de source, de drain et de grille isolée du transistor, au-dessus de la couche intermédiaire 6,c) l'oxydation de la couche intermédiaire 6 à partir de sa surface inférieure de façon à augmenter la concentration de germanium dans le canal du transistor.
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