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公开(公告)号：CN100448003C
公开(公告)日：2008-12-31
申请号：CN200610006073.7
申请日：2006-01-24
Applicant: 松下电器产业株式会社
Inventor： 德永真也
IPC: H01L25/00 , H01L25/065 , H01L23/488
CPC classification number: H01L25/0657 , H01L24/32 , H01L24/73 , H01L25/0652 , H01L2224/16225 , H01L2224/32145 , H01L2224/32225 , H01L2224/48091 , H01L2224/48227 , H01L2224/73204 , H01L2224/73265 , H01L2225/0651 , H01L2225/06517 , H01L2225/06555 , H01L2225/06562 , H01L2225/06586 , H01L2924/00011 , H01L2924/00014 , H01L2924/01005 , H01L2924/01006 , H01L2924/01033 , H01L2924/10158 , H01L2924/15311 , H01L2924/00 , H01L2924/00012 , H01L2224/0401
Abstract: 本发明涉及半导体器件。在通过叠置多个芯片构成的SiP中，一目的是减小SiP的厚度而不损害上侧芯片的强度且在上侧芯片大于下侧芯片的情况下不由于切割而降低可靠性。在上侧芯片的底面的中心附近通过蚀刻设置凹部，该上侧芯片具有作为顶面的电路形成表面，下侧芯片设置在该凹部的内侧上。
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公开(公告)号：CN1819190A
公开(公告)日：2006-08-16
申请号：CN200610006073.7
申请日：2006-01-24
Applicant: 松下电器产业株式会社
Inventor： 德永真也
IPC: H01L25/00 , H01L25/065 , H01L23/488
CPC classification number: H01L25/0657 , H01L24/32 , H01L24/73 , H01L25/0652 , H01L2224/16225 , H01L2224/32145 , H01L2224/32225 , H01L2224/48091 , H01L2224/48227 , H01L2224/73204 , H01L2224/73265 , H01L2225/0651 , H01L2225/06517 , H01L2225/06555 , H01L2225/06562 , H01L2225/06586 , H01L2924/00011 , H01L2924/00014 , H01L2924/01005 , H01L2924/01006 , H01L2924/01033 , H01L2924/10158 , H01L2924/15311 , H01L2924/00 , H01L2924/00012 , H01L2224/0401
Abstract: 本发明涉及半导体器件。在通过叠置多个芯片构成的SiP中，一目的是减小SiP的厚度而不损害上侧芯片的强度且在上侧芯片大于下侧芯片的情况下不由于切割而降低可靠性。在上侧芯片的底面的中心附近通过蚀刻设置锪孔部分，该上侧芯片具有作为顶面的电路形成表面，下侧芯片设置在该锪孔部分的内侧上。
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公开(公告)号：CN101127055A
公开(公告)日：2008-02-20
申请号：CN200710126358.9
申请日：2007-06-29
Applicant: 松下电器产业株式会社
IPC: G06F17/50
CPC classification number: G06F17/5068 , H01L23/49838 , H01L23/50 , H01L24/48 , H01L24/49 , H01L2224/05554 , H01L2224/48091 , H01L2224/48227 , H01L2224/48235 , H01L2224/49112 , H01L2224/49171 , H01L2924/00014 , H01L2924/01004 , H01L2924/01005 , H01L2924/01006 , H01L2924/01013 , H01L2924/01015 , H01L2924/01019 , H01L2924/01029 , H01L2924/01033 , H01L2924/01056 , H01L2924/01057 , H01L2924/01074 , H01L2924/01075 , H01L2924/01082 , H01L2924/01087 , H01L2924/12041 , H01L2924/14 , H01L2924/15311 , H01L2924/19041 , H01L2924/19042 , H01L2924/19043 , H01L2924/30105 , H01L2924/30107 , H01L2924/3011 , H01L2924/3025 , H01L2924/00 , H01L2224/45099 , H01L2224/05599
Abstract: 提供设计具有高可用性并且LSI的规模增大且集成度提高的半导体集成电路，以及设计不必要的辐射降低且热特性极佳的半导体集成电路系统的方法，实现与现有技术相反的设计流程，并且首先设计诸如印刷板之类的安装基片，并且基于安装基片的设计结果设计用于安装LSI的封装基片，然后执行要安装在封装基片上的LSI的布局设计。
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Patent Agency Ranking
公开(公告)号：CN100547750C
公开(公告)日：2009-10-07
申请号：CN200610143363.6
申请日：2006-11-06
Applicant: 松下电器产业株式会社
IPC: H01L21/50 , H01L21/60 , H01L23/488 , H01L23/498 , H01L23/64 , G06F17/50
CPC classification number: G06F17/5068 , H01L23/66 , H01L2224/05568 , H01L2224/05573 , H01L2224/16225 , H01L2924/00014 , H01L2924/15311 , H01L2224/05599
Abstract: 一种半导体装置的封装设计方法及制造方法和布局设计工具。一种计算机实施的半导体装置的封装设计方法，所述方法包括：设定封装的容许噪声值，其中该封装包含封装基板；信号线，形成于该封装基板的上表面上；第一连接端子，形成于该封装基板的底表面上并电连接到该信号线；第二连接端子，连接到该信号线以及安装于该封装基板上的芯片；以及密封树脂，覆盖该封装基板和该芯片；在封装基板与芯片间连接的信息的基础上设计信号线布局；以及执行信号线布局的优化，使得由于信号线引起的噪声量保持在该容许噪声值内。
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公开(公告)号：CN1959946A
公开(公告)日：2007-05-09
申请号：CN200610143363.6
申请日：2006-11-06
Applicant: 松下电器产业株式会社
IPC: H01L21/50 , H01L21/60 , H01L23/488 , H01L23/498 , H01L23/64 , G06F17/50
CPC classification number: G06F17/5068 , H01L23/66 , H01L2224/05568 , H01L2224/05573 , H01L2224/16225 , H01L2924/00014 , H01L2924/15311 , H01L2224/05599
Abstract: 一种设计封装的半导体装置的封装设计方法，该封装包括提供有布线图案的封装基板、安装于封装基板上的芯片以及覆盖封装基板和芯片的密封树脂，所述布线图案包括外部连接端子和与所述芯片连接的内部连接端子，所述方法包括：设定封装的容许噪声值；在封装基板与芯片间连接的信息的基础上设计封装布局；以及基于封装布局的设计过程中得到的封装布局数据，执行封装布局数据的优化，使得噪声量保持在预先设定的范围内。
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公开(公告)号：CN1285112C
公开(公告)日：2006-11-15
申请号：CN200310122291.3
申请日：2003-11-26
Applicant: 松下电器产业株式会社
IPC: H01L21/66 , H01L21/82 , H01L21/027 , G03F7/00
CPC classification number: G03F1/84 , G03F7/70616 , G06T7/0004 , G06T2207/30148
Abstract: 本发明公开一种掩模图形的检验方法和检验装置，该掩模是基于绘制图形数据形成的、用于半导体集成电路的光掩模，该检验方法包括下列步骤：根据预定的基准值将半导体集成电路的绘制图形划分成多个级别并将其抽出；确定每一级别的检验精度；和根据是否满足确定的检验精度来判定光掩模的质量。该检验方法可以缩短TAT和降低成本。
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公开(公告)号：CN1638118A
公开(公告)日：2005-07-13
申请号：CN200510003631.X
申请日：2005-01-10
Applicant: 松下电器产业株式会社
Inventor： 德永真也
IPC: H01L25/00
CPC classification number: H01L23/13 , H01L24/48 , H01L24/49 , H01L24/81 , H01L25/0657 , H01L2224/16225 , H01L2224/48091 , H01L2224/48227 , H01L2224/49171 , H01L2224/81801 , H01L2225/0651 , H01L2225/06517 , H01L2225/06555 , H01L2225/06575 , H01L2225/06582 , H01L2924/00014 , H01L2924/01079 , H01L2924/15153 , H01L2924/15159 , H01L2924/15165 , H01L2924/15174 , H01L2924/15184 , H01L2924/15311 , H01L2924/181 , H01L2924/00 , H01L2924/00012 , H01L2224/45099 , H01L2224/45015 , H01L2924/207
Abstract: 在上层半导体芯片的尺寸大于下层半导体芯片的尺寸的情况下，可以在不损伤半导体芯片的情况下对其进行封装。在一半导体装置中，第二半导体芯片(103)层压在第一半导体芯片(102)上并置入一封装中，在该半导体装置中，在构成第二半导体芯片(103)的外缘的四个边中至少有一边要设置得比构成第一半导体芯片(102)的外缘的四边大，从而提供从第一半导体芯片(102)的外缘伸出的一突出部分，并且，在其上层压第一半导体芯片(102)和第二半导体芯片(103)的电路衬底(101)的表面上提供一凸起支撑部件(110)。该突出部分按照这样的一种方式配置，使得其能够由所述凸起支撑部件(110)支撑。
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公开(公告)号：CN1503342A
公开(公告)日：2004-06-09
申请号：CN200310122291.3
申请日：2003-11-26
Applicant: 松下电器产业株式会社
IPC: H01L21/66 , H01L21/82 , H01L21/027 , G03F7/00
CPC classification number: G03F1/84 , G03F7/70616 , G06T7/0004 , G06T2207/30148
Abstract: 本发明公开一种掩模图形的检验方法和检验装置，该掩模是基于绘制图形数据形成的、用于半导体集成电路的光掩模，该检验方法包括下列步骤：根据预定的基准值将半导体集成电路的绘制图形划分成多个级别并将其抽出；确定每一级别的检验精度；和根据是否满足确定的检验精度来判定光掩模的质量。该检验方法可以缩短TAT和降低成本。
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