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公开(公告)号：CN116417042A
公开(公告)日：2023-07-11
申请号：CN202211449532.4
申请日：2022-11-18
Applicant: 三星电子株式会社
IPC: G11C11/419 , G11C11/408 , G11C11/4094 , G11C11/4097
Abstract: 一种存储器件包括：位单元阵列，所述位单元阵列包括与被供应单元电源电压的第一辅助线路连接的多个位单元；写入驱动器，所述写入驱动器被配置为在写入操作期间向在所述位单元阵列的列方向上延伸的位线施加与写入数据相对应的位线电压；以及写入辅助电路，所述写入辅助电路与所述第一辅助线路和与所述第一辅助线路平行地延伸的第二辅助线路连接，并且被配置为在写入操作期间降低与所述写入驱动器间隔开的第一位单元的单元电源电压，其中，通过所述第二辅助线路向所述第一辅助线路供应所述单元电源电压，并且通过所述第一辅助线路向所述第一位单元和与所述写入驱动器相邻的第二位单元顺序地感应所述单元电源电压。
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公开(公告)号：CN107039070B
公开(公告)日：2022-06-14
申请号：CN201710061158.3
申请日：2017-01-25
Applicant: 三星电子株式会社
IPC: G11C11/418 , G11C11/419 , H01L27/02
Abstract: 一种半导体器件包括有源区域，所述有源区域在第一方向上延伸；第一晶体管，所述第一晶体管包括布置在所述有源区域上的第一栅电极和第一源极和漏极区域，所述第一源极和漏极区域布置在所述第一栅电极的相对侧处；第二晶体管，所述第二晶体管包括布置在所述有源区域上的第二栅电极和第二源极和漏极区域，所述第二源极和漏极区域布置在所述第二栅电极的相对侧处；以及第三晶体管，所述第三晶体管包括布置在所述有源区域上的第三栅电极和第三源极和漏极区域，所述第三源极和漏极区域布置在所述第三栅电极的相对侧处，并且所述第一栅电极、所述第二栅电极和所述第三栅电极在不同于所述第一方向的第二方向上延伸。所述第二晶体管被配置成基于所述半导体器件的操作模式而接通和断开。
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公开(公告)号：CN114068559A
公开(公告)日：2022-02-18
申请号：CN202110869424.1
申请日：2021-07-30
Applicant: 三星电子株式会社
Abstract: 一种包括存储单元的集成电路包括：第一布线层，其上形成第一位线图案和正电源图案、第一电源线落着焊盘和第一字线落着焊盘；第二布线层，其上形成连接到第一电源线落着焊盘的第一负电源图案和连接到第一字线落着焊盘的第一字线图案；第三布线层，其上形成连接到第一负电源图案的第二负电源图案和连接到第一字线图案的第二字线落着焊盘；以及第四布线层，其上形成连接到第二字线落着焊盘的第二字线图案。
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公开(公告)号：CN119446219A
公开(公告)日：2025-02-14
申请号：CN202410965414.1
申请日：2024-07-18
Applicant: 三星电子株式会社
IPC: G11C11/418 , G11C11/419
Abstract: 公开脉冲生成器和包括脉冲生成器的存储器装置。所述存储器装置包括：单元阵列，包括多个静态随机存取存储器（SRAM）单元；行解码器，被配置为基于行地址来驱动所述多个SRAM单元的多条字线；数据输入/输出电路，连接到单元阵列的多条位线并且连接到子电源线，子电源线被配置为将单元电压供应到所述多个SRAM单元；以及字线脉冲生成器，被配置为：生成具有基于行地址而变化的第一脉冲宽度的字线脉冲，并且将字线脉冲提供到行解码器。
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公开(公告)号：CN108695272B
公开(公告)日：2024-04-09
申请号：CN201810306289.8
申请日：2018-04-08
Applicant: 三星电子株式会社
Abstract: 提供了一种在衬底上包括存储器单元晶体管的半导体装置。半导体装置包括：第一布线层，其位于存储器单元晶体管上，并且包括位线和第一导电图案；第二布线层，其位于第一布线层上，并且包括地线；第一过孔，其介于位线与存储器单元晶体管中的第一存储器单元晶体管的源极/漏极之间，并且将所述位线与源极/漏极电连接；以及第一扩展过孔，其介于地线与存储器单元晶体管中的第二存储器单元晶体管的源极/漏极之间。地线通过第一扩展过孔和第一导电图案电连接至第二存储器单元晶体管的源极/漏极。第一扩展过孔的宽度大于第一过孔的宽度。
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Patent Agency Ranking
公开(公告)号：CN109427390B
公开(公告)日：2023-11-03
申请号：CN201810899680.3
申请日：2018-08-08
Applicant: 三星电子株式会社
IPC: G11C11/419
Abstract: 一种存储器件包括存储单元、连接到存储单元的字线、连接到存储单元的位线、连接到存储单元的互补位线、辅助位线、辅助互补位线以及开关电路。存储单元存储单个比特。开关电路响应于要在写操作期间写入储存单元中的数据比特的逻辑电平，通过使用至少一个虚设单元的至少一个或多个晶体管作为开关，将位线和互补位线中的一个电连接到辅助位线和辅助互补位线中的一个，并且至少一个虚设单元不存储数据比特。
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公开(公告)号：CN109493896B
公开(公告)日：2023-06-09
申请号：CN201810929992.4
申请日：2018-08-15
Applicant: 三星电子株式会社
IPC: G11C8/08 , G11C8/14 , G11C11/418
Abstract: 本发明提供了包括辅助电路的电压控制电路和包括所述电压控制电路的存储器装置。所述存储器装置包括：易失性存储器单元阵列，其连接到多个字线并且包括存储器单元，所述存储器单元包括至少一个晶体管；以及辅助电路，其连接到所述多个字线中的至少一个并调整所述多个字线中的每个的驱动电压电平，其中，所述辅助电路包括二极管NMOS晶体管，所述NMOS晶体管具有彼此连接的栅极和漏极。
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公开(公告)号：CN108695272A
公开(公告)日：2018-10-23
申请号：CN201810306289.8
申请日：2018-04-08
Applicant: 三星电子株式会社
CPC classification number: H01L27/0207 , G06F17/5081 , H01L21/823821 , H01L21/823871 , H01L23/5226 , H01L23/5286 , H01L27/0924 , H01L27/1104 , H01L29/7848 , H01L23/3114 , H01L23/481
Abstract: 提供了一种在衬底上包括存储器单元晶体管的半导体装置。半导体装置包括：第一布线层，其位于存储器单元晶体管上，并且包括位线和第一导电图案；第二布线层，其位于第一布线层上，并且包括地线；第一过孔，其介于位线与存储器单元晶体管中的第一存储器单元晶体管的源极/漏极之间，并且将所述位线与源极/漏极电连接；以及第一扩展过孔，其介于地线与存储器单元晶体管中的第二存储器单元晶体管的源极/漏极之间。地线通过第一扩展过孔和第一导电图案电连接至第二存储器单元晶体管的源极/漏极。第一扩展过孔的宽度大于第一过孔的宽度。
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公开(公告)号：CN108122917A
公开(公告)日：2018-06-05
申请号：CN201711120948.0
申请日：2017-11-14
Applicant: 三星电子株式会社
Inventor： 李仁学
IPC: H01L27/112 , H01L21/8246
CPC classification number: H01L27/11226 , H01L21/76897 , H01L21/8238 , H01L23/5226 , H01L27/1122 , H01L27/11293
Abstract: 一种半导体器件包括：基板，具有第一有源区；第一栅电极和第二栅电极，设置在第一有源区上；第一杂质区域、第二杂质区域和第三杂质区域，设置在第一有源区中；第一有源接触、第二有源接触和第三有源接触，分别设置在第一杂质区域、第二杂质区域和第三杂质区域上并且分别连接到第一杂质区域、第二杂质区域和第三杂质区域；第一电源线，通过第一有源接触电连接到第一杂质区域；以及第一位线，通过第二有源接触和第三有源接触电连接到第二杂质区域和第三杂质区域。第一栅电极以及第一杂质区域和第二杂质区域形成第一存储器单元的第一晶体管。第二栅电极以及第二杂质区域和第三杂质区域形成第二存储器单元的第二晶体管。第二杂质区域是第一存储器单元的第一晶体管和第二存储器单元的第二晶体管的漏极。
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公开(公告)号：CN119107998A
公开(公告)日：2024-12-10
申请号：CN202410181040.4
申请日：2024-02-18
Applicant: 三星电子株式会社
Abstract: 公开了嵌入式存储器装置和具有嵌入式存储器装置的集成电路。所述嵌入式存储器装置包括：保持电压供应电路，响应于保持激活信号而输出保持电压；以及多个阵列电压供应电路，将相应的阵列电压输出到相应的位单元。所述多个阵列电压供应电路各自包括：阵列开关，响应于保持激活信号而提供保持电压作为相应的阵列电压；电源开关，响应于电源栅极激活信号而提供电源电压作为所述相应的阵列电压；以及辅助电路，在写入操作或读取操作期间补偿所述相应的阵列电压。
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