公开(公告)号：CN102203871B

公开(公告)日：2014-06-04

申请号：CN200980100210.5

申请日：2009-09-11

Applicant: 松下电器产业株式会社

Inventor： 县泰宏 ,  鸣海典将 ,  山上由展 ,  增尾昭

IPC: G11C11/413 ,  H01L21/822 ,  H01L21/8244 ,  H01L27/04 ,  H01L27/10 ,  H01L27/11

CPC classification number: G11C11/413 ,  G11C5/147 ,  H01L23/5286 ,  H01L27/11 ,  H01L2924/0002 ,  H01L2924/3011 ,  H01L2924/00

Abstract: 本发明提供一种半导体集成电路，其是具有逻辑电路(104)和多个SRAM宏(103)的系统LSI(100)，该系统LSI(100)包括：接受从系统LSI(100)的外部提供的电压VDDP，并生成比该电压VDDP还低的稳定化电压VDDM的电源电路(102)。向多个各SRAM宏(103)的SRAM存储单元(103a)提供由电源电路(102)生成的电压VDDM，并且，向各SRAM宏(103)的SRAM逻辑电路(103b)提供从外部提供的电压VDD。另外，从外部向逻辑电路(104)提供电压VDD。

公开(公告)号：CN102342023B

公开(公告)日：2014-03-12

申请号：CN200980157798.8

申请日：2009-11-06

Applicant: 松下电器产业株式会社

Inventor： 山上由展

IPC: H03K19/0175 ,  H01L21/822 ,  H01L21/8238 ,  H01L21/8244 ,  H01L27/04 ,  H01L27/092 ,  H01L27/10 ,  H01L27/11

CPC classification number: H01L27/0207 ,  H01L27/0629 ,  H01L27/0808 ,  H01L27/0811

Abstract: 在半导体集成电路中，具备串联连接于第1电源(VDD)和第2电源(接地电源)之间的P型MOS晶体管(MP11)、和两个以上的N型MOS晶体管(MN11、MN12)。输入端子(IN)连接于所述P型MOS晶体管(MP11)的栅极端子和所述N型MOS晶体管(MN11、MN12)的栅极端子。并且，具有与作为P型MOS晶体管(MP11)和N型MOS晶体管(MN11)的接点的输出端子(OUT)连接的1个以上的电容元件(C1)，将P型MOS晶体管(MP11)的驱动能力构成为大于串联连接为两个以上的N型MOS晶体管(MN11、MN12)的总驱动能力。因此，能够抑制晶体管的特性偏差所导致的延迟电路的延迟时间的变动，并且，能够小面积地提供抗制造工序中的加工偏差性强，布局扩展性优异的半导体集成电路。

公开(公告)号：CN102342023A

公开(公告)日：2012-02-01

申请号：CN200980157798.8

申请日：2009-11-06

Applicant: 松下电器产业株式会社

Inventor： 山上由展

IPC: H03K19/0175 ,  H01L21/822 ,  H01L21/8238 ,  H01L21/8244 ,  H01L27/04 ,  H01L27/092 ,  H01L27/10 ,  H01L27/11

CPC classification number: H01L27/0207 ,  H01L27/0629 ,  H01L27/0808 ,  H01L27/0811

Abstract: 在半导体集成电路中，具备串联连接于第1电源(VDD)和第2电源(接地电源)之间的P型MOS晶体管(MP11)、和两个以上的N型MOS晶体管(MN11、MN12)。输入端子(IN)连接于所述P型MOS晶体管(MP11)的栅极端子和所述N型MOS晶体管(MN11、MN12)的栅极端子。并且，具有与作为P型MOS晶体管(MP11)和N型MOS晶体管(MN11)的接点的输出端子(OUT)连接的1个以上的电容元件(C1)，将P型MOS晶体管(MP11)的驱动能力构成为大于串联连接为两个以上的N型MOS晶体管(MN11、MN12)的总驱动能力。因此，能够抑制晶体管的特性偏差所导致的延迟电路的延迟时间的变动，并且，能够小面积地提供抗制造工序中的加工偏差性强，布局扩展性优异的半导体集成电路。

公开(公告)号：CN102057437A

公开(公告)日：2011-05-11

申请号：CN201080001799.6

申请日：2010-02-10

Applicant: 松下电器产业株式会社

Inventor： 蓝原智之 ,  白滨政则 ,  山上由展 ,  车田希总 ,  铃木利一

IPC: G11C11/417 ,  G11C11/4074 ,  G11C11/41 ,  G11C11/418 ,  H01L21/8244 ,  H01L27/11 ,  H03K19/0185

CPC classification number: G11C7/12 ,  G11C11/413 ,  G11C2207/002 ,  H01L27/0207 ,  H01L27/1104

Abstract: 本发明提供一种半导体存储装置，具备：被配置在字线与位线的交点的存储器单元(100)、与位线连接的预充电电路(101)、由写入控制信号控制的列选择电路(102)、和作为写入电路而设置的箝位电路(103A)。箝位电路(103A)具有：将被选择的位线的电位控制在第一电位(例如0V)的晶体管(QN17)、和将该被选择的位线的电位控制在比第一电位低的第二电位(例如负电位)的可变电容元件(C11)。由于采用了可变电容元件(C11)，所以在电源电压变高的情况下，基于元件电容减少，来抑制从第一电位向第二电位的下降量。

公开(公告)号：CN101465160A

公开(公告)日：2009-06-24

申请号：CN200810170625.7

申请日：2008-10-22

Applicant: 松下电器产业株式会社

Inventor： 山上由展

IPC: G11C11/41 ,  G11C11/413

CPC classification number: G11C11/419

Abstract: 本发明提供一种半导体存储装置，其可以控制位线的电位，改善低电源电压下对于存储单元的数据写入特性，同时抑制各元件的可靠性的恶化，并且具有稳定的写入性能。该半导体存储装置由配置于字线与位线交点上的存储单元(100)、与位线相连接的预充电路(101)和写入电路构成，写入电路通过以下部分构成：由写控制信号来控制的列选择电路(102)；将所选择的位线的电位控制为第一电位(例如0V)的晶体管(QN7)；将该所选择的位线的电位控制为低于第一电位的第二电位(例如负电位)的电容元件(CAP)；以及当电源电压变高的情况下，对第二电位进行钳位的钳位电路(103A)。

公开(公告)号：CN100498972C

公开(公告)日：2009-06-10

申请号：CN200410056092.1

申请日：2004-08-16

Applicant: 松下电器产业株式会社

Inventor： 山上由展

IPC: G11C11/4193

CPC classification number: G11C11/419

Abstract: 一种半导体存储器件包括：字线、位线对、存储单元(1)、位线预充电电路(2)和写放大器(3)、以及虚拟字线、虚拟位线对、虚拟存储单元(1a、1b和1c)以及存储单元存储节点检测电路(6)。通过虚拟存储单元(1b和1c)的作用，保证了用于虚拟存储单元(1a)的写定时基本上等于用于存储单元(1)的写定时。在被包含于虚拟存储单元(1a)中的存储节点(S1和S2)的状态变化的基础上，存储单元存储节点检测电路(6)产生写完成信号WRST。结果，提供一种具有最佳写定时和低功耗的半导体存储器件。

公开(公告)号：CN1979691A

公开(公告)日：2007-06-13

申请号：CN200610164099.4

申请日：2006-12-07

Applicant: 松下电器产业株式会社

Inventor： 石仓聪 ,  赤松宽范 ,  井东数雄 ,  山上由展

IPC: G11C29/50 ,  G11C29/12

CPC classification number: G11C29/50 ,  G11C11/41 ,  G11C29/12005 ,  G11C2029/1202 ,  G11C2029/1204

Abstract: 半导体存储器件包括：存储单元，具有其中提供给包括在锁存器部分中的负载晶体管108和111的源极的电位不同于提供给字线105的电位和提供给位线106和107的电位中的至少一个的电路结构；锁存器电位控制电路101用于根据施加到测试模式设定管脚102上的信号，对正常操作模式和测试模式进行相互切换；以及读出/写入控制电路103，用于在测试模式中的至少读出操作的任意时期，将提供给负载晶体管108和111的源极的电位控制为比提供给字线105的电位和提供给位线106和107的电位中的至少一个低。

公开(公告)号：CN1988038B

公开(公告)日：2012-04-04

申请号：CN200610172362.4

申请日：2006-12-18

Applicant: 松下电器产业株式会社

Inventor： 铃木利一 ,  山上由展 ,  石仓聪

IPC: G11C11/419 ,  G11C11/413

CPC classification number: G11C5/14 ,  G11C11/412

Abstract: 一种半导体存储装置，具有：配置成矩阵状的字线和位线；和配置在所述字线与位线的交差点的多个存储单元，设置对供给到配置在同一所述位线上的存储单元的低数据保持电源的电位进行控制的位线预充电电路。并且，在写入动作时，通过位线预充电电路，将选择的位线所对应的存储单元的低数据保持电源的电位，控制为比非选择的位线所对应的存储单元的低数据保持电源高的电位。

公开(公告)号：CN102203871A

公开(公告)日：2011-09-28

申请号：CN200980100210.5

申请日：2009-09-11

Applicant: 松下电器产业株式会社

Inventor： 县泰宏 ,  鸣海典将 ,  山上由展 ,  增尾昭

IPC: G11C11/413 ,  H01L21/822 ,  H01L21/8244 ,  H01L27/04 ,  H01L27/10 ,  H01L27/11

CPC classification number: G11C11/413 ,  G11C5/147 ,  H01L23/5286 ,  H01L27/11 ,  H01L2924/0002 ,  H01L2924/3011 ,  H01L2924/00

Abstract: 本发明提供一种半导体集成电路，其是具有逻辑电路(104)和多个SRAM宏(103)的系统LSI(100)，该系统LSI(100)包括：接受从系统LSI(100)的外部提供的电压VDDP，并生成比该电压VDDP还低的稳定化电压VDDM的电源电路(102)。向多个各SRAM宏(103)的SRAM存储单元(103a)提供由电源电路(102)生成的电压VDDM，并且，向各SRAM宏(103)的SRAM逻辑电路(103b)提供从外部提供的电压VDD。另外，从外部向逻辑电路(104)提供电压VDD。

公开(公告)号：CN101286360A

公开(公告)日：2008-10-15

申请号：CN200810081831.0

申请日：2008-04-08

Applicant: 松下电器产业株式会社

Inventor： 山上由展

IPC: G11C8/08 ,  G11C11/413

CPC classification number: G11C8/08 ,  G11C11/412 ,  G11C11/413 ,  G11C29/02 ,  G11C29/021 ,  G11C29/028 ,  G11C29/48 ,  G11C2029/5002 ,  G11C2029/5004 ,  G11C2029/5006

Abstract: 本发明公开了一种半导体集成电路。其包括：布置为矩阵状的多个存储单元，分别对应于所述多个存储单元的各行的多条字线，分别驱动所述多条字线中所对应的字线的多个字线驱动器，以及分别连接在所述多条字线中所对应的字线上的多个下拉电路，当所述连接的字线处于激活状态时，所述下拉电路使该字线的电压成为电源电压以下；所述多个字线驱动器分别具有用以使所对应的字线成为激活状态的晶体管；所述多个下拉电路分别具有下拉晶体管，该下拉晶体管是导电型与包括在驱动所对应的字线的字线驱动器中的所述晶体管一样的晶体管，对该字线进行下拉。