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公开(公告)号：CN1581475B
公开(公告)日：2010-05-26
申请号：CN200410048579.5
申请日：2004-06-14
Applicant: 株式会社瑞萨科技 , 松下电器产业株式会社
IPC: H01L23/52 , H01L21/768 , H01L21/00
CPC classification number: H01L23/522 , H01L23/5226 , H01L23/5329 , H01L2924/0002 , H01L2924/00
Abstract: 本发明的课题是在低介电常数膜内形成孤立通路时抑制抗蚀剂中毒的发生。在形成于衬底1上的p-SiOC膜12内形成第1布线15和第1虚设布线15a。接着，形成p-SiOC膜22，在p-SiOC膜22上形成覆盖膜23。在覆盖膜23和p-SiOC膜22内形成由与第1布线15连接的通路28和第2布线29构成的双镶嵌布线，同时在孤立的通路28的周边形成虚设通路28a。
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公开(公告)号：CN1298045C
公开(公告)日：2007-01-31
申请号：CN200410002980.5
申请日：2004-01-21
Applicant: 株式会社瑞萨科技 , 松下电器产业株式会社
IPC: H01L21/768
CPC classification number: H01L21/76808 , Y10T29/49117 , Y10T29/49126 , Y10T29/4913 , Y10T29/49144 , Y10T29/49155 , Y10T29/49165
Abstract: 提供一种具有埋入的多层配线结构的半导体器件的制造方法，抑制抗蚀剂图形的析像不良的发生，降低因析像不良引起的不良配线的发生。在形成达到蚀刻阻挡膜(4)的通孔(7)之后，在保持通孔(7)的开口状态不变的状态下，进行300～400℃的退火处理。退火方法可以采用热板方法，也可以采用热处理炉方法，为了对抑制制造完毕的下层配线(20)的影响，利用热板进行5分钟至10分钟的短时间加热。借此，将滞留在上部保护膜(6)与低介电常数层间绝缘膜(5)的界面上的副产物以及滞留在蚀刻阻挡膜(4)与低介电常数层间绝缘膜(5)的界面上的副产物放出，可以减少副产物的残留量。
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公开(公告)号：CN1574392A
公开(公告)日：2005-02-02
申请号：CN200410046293.3
申请日：2004-06-03
Applicant: 松下电器产业株式会社
IPC: H01L29/78 , H01L23/52 , H01L21/336 , H01L21/768 , H01L21/3205
CPC classification number: H01L21/76838
Abstract: 本发明提供半导体器件及其制造方法。在硅基片(1)上至少形成栅绝缘膜(6)和栅电极(7)的积层体以及活性区(13)，另外形成基底层间绝缘膜(10)。然后，在基底层间绝缘膜(10)上，同时形成与栅电极(7)相连接的布线(11a)以及作为虚设布线且与活性区(13)相连接的布线(11b)。之后，在基底层间绝缘膜(10)上，用等离子体工艺形成层间绝缘膜(12)。这时，利用作为虚设布线的布线(11b)，排出从等离子体(14)来的充电电流。
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公开(公告)号：CN1523658A
公开(公告)日：2004-08-25
申请号：CN200410002980.5
申请日：2004-01-21
Applicant: 株式会社瑞萨科技 , 松下电器产业株式会社
IPC: H01L21/768
CPC classification number: H01L21/76808 , Y10T29/49117 , Y10T29/49126 , Y10T29/4913 , Y10T29/49144 , Y10T29/49155 , Y10T29/49165
Abstract: 提供一种抑制抗蚀剂图形的析像不良的发生，降低因析像不良引起的不良配线的发生的具有埋入多层配线结构的半导体装置。在形成达到蚀刻阻挡膜(4)的通孔(7)之后，在保持通孔(7)的开口状态不变的状态下，进行300～400℃的退火处理。退火方法可以采用热板方法，也可以采用热处理炉方法，为了对抑制制造完毕的下层配线(20)的影响，利用热板进行5分钟至10分钟的短时间加热。借此，将滞留在上部保护膜(6)与低介电常数层间绝缘膜(5)的界面上的副产物以及滞留在蚀刻阻挡膜(4)与低介电常数层间绝缘膜(5)的界面上的副产物放出，可以减少副产物的残留量。
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Patent Agency Ranking
公开(公告)号：CN100394561C
公开(公告)日：2008-06-11
申请号：CN200410076874.1
申请日：2004-09-08
Applicant: 株式会社瑞萨科技 , 松下电器产业株式会社
IPC: H01L21/3205 , H01L21/768 , H01L21/60 , H01L23/48 , H01L23/52
CPC classification number: H01L24/05 , H01L23/5329 , H01L24/03 , H01L24/48 , H01L2224/02166 , H01L2224/04042 , H01L2224/05009 , H01L2224/05073 , H01L2224/05093 , H01L2224/05096 , H01L2224/05181 , H01L2224/05187 , H01L2224/05554 , H01L2224/05558 , H01L2224/05624 , H01L2224/48091 , H01L2224/48463 , H01L2224/85424 , H01L2224/85447 , H01L2924/00014 , H01L2924/01004 , H01L2924/01005 , H01L2924/01006 , H01L2924/01007 , H01L2924/01013 , H01L2924/01014 , H01L2924/01019 , H01L2924/01029 , H01L2924/01033 , H01L2924/01073 , H01L2924/01078 , H01L2924/01079 , H01L2924/01082 , H01L2924/04953 , H01L2924/05042 , H01L2924/14 , H01L2924/19043 , H01L2924/30105 , H01L2924/04941 , H01L2224/45099
Abstract: 本发明的半导体器件配备：在半导体衬底上形成的弹性模量不同的多种层间绝缘膜(5、6、9、10、13、14、17、18、3、7、11、15、19)和配置在上述多种层间绝缘膜上的金属焊区(22)，还配备：具有上述不同的弹性模量之中最小的弹性模量，在上述金属焊区(22)下面设置了开口部的低弹性模量的层间绝缘膜(3、7、11、15、19)；具有比上述低弹性模量的层间绝缘膜的弹性模量大的弹性模量，以与上述低弹性模量的层间绝缘膜连接的方式，遍及上述开口部及其外围区域连续扩展并叠层了的非低弹性模量的层间绝缘膜(5、6、9、10、13、14、17、18)；以及在上述金属焊区下面，填埋上述低弹性模量的层间绝缘膜的开口部，与上述非低弹性模量的层间绝缘膜连接而配置的金属布线层(4、8、12、16、20)。
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公开(公告)号：CN1595621A
公开(公告)日：2005-03-16
申请号：CN200410076874.1
申请日：2004-09-08
Applicant: 株式会社瑞萨科技 , 松下电器产业株式会社
IPC: H01L21/3205 , H01L21/768 , H01L21/60 , H01L23/48 , H01L23/52
CPC classification number: H01L24/05 , H01L23/5329 , H01L24/03 , H01L24/48 , H01L2224/02166 , H01L2224/04042 , H01L2224/05009 , H01L2224/05073 , H01L2224/05093 , H01L2224/05096 , H01L2224/05181 , H01L2224/05187 , H01L2224/05554 , H01L2224/05558 , H01L2224/05624 , H01L2224/48091 , H01L2224/48463 , H01L2224/85424 , H01L2224/85447 , H01L2924/00014 , H01L2924/01004 , H01L2924/01005 , H01L2924/01006 , H01L2924/01007 , H01L2924/01013 , H01L2924/01014 , H01L2924/01019 , H01L2924/01029 , H01L2924/01033 , H01L2924/01073 , H01L2924/01078 , H01L2924/01079 , H01L2924/01082 , H01L2924/04953 , H01L2924/05042 , H01L2924/14 , H01L2924/19043 , H01L2924/30105 , H01L2924/04941 , H01L2224/45099
Abstract: 本发明的半导体器件配备：在半导体衬底上形成的弹性模量不同的多种层间绝缘膜(5、6、9、10、13、14、17、18、3、7、11、15、19)和配置在上述多种层间绝缘膜上的金属焊区(22)，还配备：具有上述不同的弹性模量之中最小的弹性模量，在上述金属焊区(22)下面设置了开口部的低弹性模量的层间绝缘膜(3、7、11、15、19)；具有比上述低弹性模量的层间绝缘膜的弹性模量大的弹性模量，以与上述低弹性模量的层间绝缘膜连接的方式，遍及上述开口部及其外围区域连续扩展并叠层了的非低弹性模量的层间绝缘膜(5、6、9、10、13、14、17、18)；以及在上述金属焊区下面，填埋上述低弹性模量的层间绝缘膜的开口部，与上述非低弹性模量的层间绝缘膜连接而配置的金属布线层(4、8、12、16、20)。
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公开(公告)号：CN1698194A
公开(公告)日：2005-11-16
申请号：CN200480000304.2
申请日：2004-04-07
Applicant: 松下电器产业株式会社 , 株式会社瑞萨科技
IPC: H01L21/768 , H01L21/316 , H01L21/027
CPC classification number: H01L21/76801 , H01L21/0274 , H01L21/3144 , H01L21/76802 , H01L21/76808 , H01L21/76829 , H01L21/76835
Abstract: 本发明是抑制配线间绝缘膜的泄漏电流的增大以及膜质的经时变化，并防止光敏抗蚀剂的中毒。在设有沟道孔(108)的低介电常数膜(105)下侧夹有第一不含氮绝缘膜(104)而设置第一含氮绝缘膜(103)。此外，在低介电常数膜(105)上侧夹有第二不含氮绝缘膜(106)而设置第二含氮绝缘膜(107)。
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公开(公告)号：CN1581475A
公开(公告)日：2005-02-16
申请号：CN200410048579.5
申请日：2004-06-14
Applicant: 株式会社瑞萨科技 , 松下电器产业株式会社
IPC: H01L23/52 , H01L21/768 , H01L21/00
CPC classification number: H01L23/522 , H01L23/5226 , H01L23/5329 , H01L2924/0002 , H01L2924/00
Abstract: 本发明的课题是在低介电常数膜内形成孤立通路时抑制抗蚀剂中毒的发生。在形成于衬底1上的p－SiOC膜12内形成第1布线15和第1虚设布线15a。接着，形成p－SiOC膜22，在p－SiOC膜22上形成覆盖膜23。在覆盖膜23和p－SiOC膜22内形成由与第1布线15连接的通路28和第2布线29构成的双镶嵌布线，同时在孤立的通路28的周边形成虚设通路28a。
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公开(公告)号：CN100370623C
公开(公告)日：2008-02-20
申请号：CN200410046293.3
申请日：2004-06-03
Applicant: 松下电器产业株式会社
IPC: H01L29/78 , H01L23/52 , H01L21/336 , H01L21/768 , H01L21/3205
CPC classification number: H01L21/76838
Abstract: 本发明提供半导体器件及其制造方法。在硅基片(1)上至少形成栅绝缘膜(6)和栅电极(7)的积层体以及活性区(13)，另外形成基底层间绝缘膜(10)。然后，在基底层间绝缘膜(10)上，同时形成与栅电极(7)相连接的布线(11a)、以及作为虚设布线且与活性区(13)相连接的布线(11b)。之后，在基底层间绝缘膜(10)上，用等离子体工艺形成层间绝缘膜(12)。这时，利用作为虚设布线的布线(11b)，排出从等离子体(14)来的充电电流。
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