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公开(公告)号：KR100149130B1
公开(公告)日：1998-10-01
申请号：KR1019950025696
申请日：1995-08-21
Applicant: 한국전자통신연구원
IPC: H01L29/70
Abstract: 본 발명은 기둥형 바이폴라 트랜지스터 및 그의 제조방법에 관한 것으로, 반도체기판에 형성된 트렌치로 한정되는 제1및 제2기둥에서 에미터영역, 베이스영역 및 콜렉터영역이 형서되는 활성영역이 제1기둥으로 한정되고, 베이스 접속부에 의해 베이스영역과 폴리실리콘 베이스전극의 일부분이 전기적으로 연결되므로 접촉면적을 감소하여 베이스의 회성영역이 증가되는 것을 방지하며, 또한, 트랜지스터의 역방향동작시 콜렉터영역으로 사용되는 고농도의 에미터영역과 베이스영역이 고농도 접합을 이루지 않는다.
그리고, 에미터 영역의 상부에 CMP방법으로 자기정렬된 넓은 표면적을 갖는 폴리실리콘 에미터전극을 형성한다.
따라서, 트랜지스터의 활성영역이 제1기둥으로 한정되므로 에미터 및 콜렉터와 베이스 사이의 기생접합 캐패시턴스를 감소시킬 수 있으며, 베이스영역과 폴리실리콘 베이스전극 사이의 접촉면적을 감소시키므로 베이스의 외성영역이 증가되는 것을 방지하여 트렌지스터의 동작특성을 향상시킬 수 있고, 또한, 트랜지스터의 역방향동작시 순방향동작시와 유사한 전류이득을 얻을 수 있다.
그리고, 넓은 표면적을 갖는 폴리실리콘 에미터전극이 에미터영역과 자기정렬되므로 에미터전극을 형성하기 위한 접촉 개구의 형성이 용이하다.-
公开(公告)号：KR100128036B1
公开(公告)日：1998-04-02
申请号：KR1019930027024
申请日：1993-12-09
IPC: H01L27/04
Abstract: A structure of low power devices such as pillar-type bipolar transistors having bi-directional moving characteristics and method thereof is provided to improve parasitic junction capacitance. The method comprises the steps of: forming a first oxide(2) on a P-type semiconductor substrate(1); defining three transistor region(4) and defining a silicon region(3) by etching the P-type silicon substrate using the difference of the etching selectivity between the first oxide(2) and the substrate(1); forming a base region(8) positioned between a first N-type impurity layer(5) and a second N-type impurity layer(17) by depositing a polysilicon; and forming a base electrode(12) filled in an etched silicon substrate(1), thereby forming bipolar transistor having three pillar. Thereby, it is possible to decrease the parasitic junction capacitance.
Abstract translation: 提供诸如具有双向移动特性的柱型双极晶体管等低功率器件的结构及其方法，以改善寄生结电容。 该方法包括以下步骤：在P型半导体衬底（1）上形成第一氧化物（2）; 通过使用第一氧化物（2）和衬底（1）之间的蚀刻选择性的差异蚀刻P型硅衬底来限定三晶体管区域（4）并限定硅区域（3）; 通过沉积多晶硅形成位于第一N型杂质层（5）和第二N型杂质层（17）之间的基极区（8）; 以及形成填充在蚀刻硅衬底（1）中的基极（12），从而形成具有三个柱的双极晶体管。 由此，能够减小寄生接合电容。
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公开(公告)号：KR1019970054341A
公开(公告)日：1997-07-31
申请号：KR1019950050517
申请日：1995-12-15
Applicant: 한국전자통신연구원
IPC: H01L29/70
Abstract: 본 발명은 바이폴라 트랜지스터의 구조에 관한 것으로 특히, 소자의 활성 영역과 콜렉터 영역을 한정하는 소정 깊이의 트랜치와, 이 각각의 트랜치 내에 실리콘 기둥의 갖는 제1도전형의 반도체 기판과; 상기 반도체 기판의 트랜치 내의 하단과 콜렉터 영역의 실리콘 기둥에 상기 반도체 기판을 형성하는 제1도전형과 다른 제2도전형의 고농도의 불순물 확산이 이루어진 불순물 확산 영역과; 상기 활성 영역의 실리콘 기둥 상단에 상긱 제2도전형과 동일 도전형의 고농도의 불순물 확산이 이루어진 불순물층의 에미터 영역과; 상기 활성 영역의 실리콘 기둥 하단에 형성된 불순물 확산 영역과 실리콘 기둥 상단에 형성된 상기 에미터 영역의 중간에 상기 제1도전형과 동일 도전형의 불순물 확산이 이루어진 불순물층의 베이스 영역과; 상기 콜렉터 영역의 실리콘 기둥에 상기 제2도전형과 동일 도전형의 고농도의 불순물 확산이 이루어진 불순물층의 콜렉터 영역과; 상기 활성 영역의 트랜치 영역에 매립된 형태의 제1도전형의 다결정 실리콘 베이스 전극과; 상기 다결정 실리콘 베이스 전극과 상기 반도체 기판을 전기적으로 격리시키기 위해 상기 트랜치내에 형성된 산화막; 및 상기 베이스 영역과 다결정실리콘 베이스 전극의 일부분을 전기적으로 연결하는 베이스접속부로 구성되고 상기 각각의 전극을 금속 전극으로 구성하는 것을 특징으로 하는 바이폴라 트랜지스터 구조 및 그 제조방법을 제공하면 실리콘 에피층을 사용하지 않았으며, 소자 격리를 위한 고정이 필요없다.
또한 베이스 전극이 트랜치 영역에 의하여 자동으로 정의되며, 콜렉터 전극은 불순물 확산에 의해 자동 연결되어, 제조공정이 단순하며, 소자 크기가 매주 작은 바이폴라 트랜지스터 구조이다.
그리고, 베이스 전극을 벽면에서 일정 위치에 일부분만 접촉시키므로 베이스의 기생 캐패시턴스가 작으며, 양방향 동작 특성을 갖고 있으므로 고속, 고집적의 ECL회로에 매우 유용하게 응용될 수 있는 구조이다.-
公开(公告)号：KR1019950005463B1
公开(公告)日：1995-05-24
申请号：KR1019920011456
申请日：1992-06-29
Applicant: 한국전자통신연구원
IPC: H01L27/06
CPC classification number: H01L27/0828
Abstract: The ECL semiconductor device includes an N epitaxial layer (230) formed on a P-type wafer to form the emitters (136,142) of switching transistor pair (124, 126) and the collectors (144,152) of transistors (128,150), at least three P-type regions (134,140,146,154) formed in the layer (230) to form the bases of the transistors, and at least three N-type regions (132,138,148,156) formed in the regions (134,140,146,154) to form the collectors of the switching transistor pair (124,126) and the emitters of the transistors (128,150), thereby forming a CML (current mode logic) element having the switching transistor pair (124,126) and the constant source transistor (128), and a ECL element having the transistor (150) to improve the integration.
Abstract translation: ECL半导体器件包括形成在P型晶片上的N外延层（230），以形成晶体管对（124,126）和晶体管（128,150）的集电极（144,152）的发射极（136,142），至少三个 形成在层（230）中以形成晶体管的基极的P型区域（134,140,146,154）以及形成在区域（134,140,146,154）中的至少三个N型区域（132,138,148,156）以形成开关晶体管对的集电极 124,126）和晶体管（128,150）的发射极，从而形成具有开关晶体管对（124,126）和恒流源晶体管（128）的CML（电流模式逻辑）元件，以及具有晶体管（150）的ECL元件 改善整合。
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公开(公告)号：KR1019950003917A
公开(公告)日：1995-02-17
申请号：KR1019930012753
申请日：1993-07-07
Applicant: 한국전자통신연구원
IPC: G03F7/00
Abstract: 다이나믹 램의 계속적인 고밀도화 추세에 따라 평면구조의 다이나믹 셀 구조는 그 한계점에 이르러 새로운 수직구조형 DRAM Cell의 개발이 요구되는데, 본 발명은 집적도면에서 우수한 수직구조의 바이폴라 다이나믹 램 셀 제조방법에 관한 것으로 종래의 바이폴라 다이나믹 램 셀 제조공정은 워드라인용 폴리실리콘 막 형성과 평탄화 공정에서 감광막 에치백(etch-bacl)공정시 감광막 도포공정이 패턴간격 및 외형비(aspect ration)등에 영향을 받고 워드라인 폴리실리콘막과 기억 폴리실리콘막간의 전기적 격리공정 및 콜렉터 영역의 자기매립 접촉 형성공정에서 과도한 열처리가 워드라인 폴리실리콘을 통한 베이스영역에의 도핑 조절을 어렵게 하고 콜렉터위의 질화막에 스트레스를 유발시켜 콜렉터 측면이 산화되어 콜렉터 영역이 좁아져서 생산성이 저하 므로 폴리실리콘의 폴리쉬(polish) 공정을 사용하여 워드라인 형성 공정과 평탄화 공정을 간편화하고 워드라인과 기억폴리실리콘간의 전기적 격리 및 콜렉터 영역에서의 자기매립 접촉영역 형성공정의 여유도와 균일성을 향상시켜 수직구조의 바이폴라 다이나믹 램 셀 제작의 생산성을 높인다.
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Patent Agency Ranking
公开(公告)号：KR1019940002835B1
公开(公告)日：1994-04-04
申请号：KR1019910006167
申请日：1991-04-17
Applicant: 한국전자통신연구원
IPC: H01L27/10
CPC classification number: H01L27/10864 , H01L21/76235 , H01L27/10841 , H01L29/66909 , H01L29/8083
Abstract: The structure is characterized by active regions, of the transistor, which are of the island form consisting of field oxides formed on the trench of the transistor. The drain region (16) and the word line (10) are insulated by the space (5a) and the gate is directly connected to the word line. The electrode for storing the capacitor is formed on the drain region and then the dielectric film and the plate contact are formed on the electrode. The JFET transistor and the storage capacitor are connected perpendicular to each other.
Abstract translation: 该结构的特征在于晶体管的有源区，其是由形成在晶体管的沟槽上的场氧化物构成的岛状。 漏极区域（16）和字线（10）被空间（5a）绝缘，栅极直接连接到字线。 用于存储电容器的电极形成在漏极区域上，然后在电极上形成电介质膜和板接触。 JFET晶体管和存储电容器彼此垂直连接。
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公开(公告)号：KR1019990084635A
公开(公告)日：1999-12-06
申请号：KR1019980016541
申请日：1998-05-08
Applicant: 한국전자통신연구원
IPC: H01L27/10
Abstract: 본 발명은 반도체 제조 분야에 관한 것으로, 특히 하나의 트랜지스터로 하나의 메모리 셀의 구성이 가능한 강유전체 트랜지스터 메모리 소자에 관한 것이다. 본 발명은 동작 전압을 감소시키며, 우수한 강유전체 특성을 확보할 수 있는 강유전체 트랜지스터 메모리 소자를 제공하는데 그 목적이 있다. 이를 위하여 본 발명은 강유전체 박막을 게이트 유전막으로 채택한 비파괴 독출형 전계효과 트랜지스터를 단위 셀로 하는 강유전체 트랜지스터 메모리 소자를 구현함에 있어서, 강유전체 박막과 기판 사이에 절연막/고유전체 박막을 채용하여 기판과의 계면 특성을 향상시키고 불순물의 상호 확산을 방지하며 동작 전압을 감소시킬 수 있다. 또한, 강유전체 박막과 기판 사이에 절연막/전도성 산화막을 채용하여 강유전체 박막의 결정 특성 및 피로(fatigue) 특성을 개선하였다. 이와 더불어 본 발명은 상기한 게이트 구조를 덮는 보호막을 채용하여 강유전체 박막을 이루는 원소의 휘발에 의한 소자의 열화를 방지하였다.
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公开(公告)号：KR1019990055422A
公开(公告)日：1999-07-15
申请号：KR1019970075366
申请日：1997-12-27
Applicant: 한국전자통신연구원
IPC: H01L27/04
Abstract: 본 발명은 실리콘 기판을 이용한 인덕터에 관한 것으로서, 인덕터가 위치하고 있는 실리콘 기판상에 트랜치를 배열하고, 배열된 트랜치 내부에 불순물이 도핑(Doping)되지 않은 다결정 폴리실리콘을 채워서 인덕터의 충실도(Quality factor)를 향상시키기 위한 인덕터 장치 및 그 제조 방법에 관한 것이다.
일반적으로 고주파 집적회로(MMIC)를 설계하는 경우에는 디바이스 및 회로간에 임피던스 정합을 위하여 인덕터의 사용이 필수적이다. 인덕터의 특성은 인덕턴스의 값 뿐만 아니라 충실도에 의해 좌우된다. 그런데 충실도는 인덕터가 집적되는 기판의 종류 및 특성에 따라 크게 달라지게 된다. 실리콘 기판에 인덕터를 집적하는 이른바 집적형 인덕터는 능동소자인 실리콘 MMIC와 동일 칩 상에 제작되어 지는데, 표준 능동소자를 제작하기 위한 실리콘 기판은 일반적으로 저항값이 낮기 때문에 그에 따른 에너지 손실을 가져오게 되며, 기판의 저항치가 낮을수록 인덕터의 충실도는 떨어지게 되어 고주파 회로의 성능을 저하시키는 한 원인이 된다.
따라서, 본 발명은 저저항 실리콘 기판상에 특정한 형태로 배열된 골이 깊은 트랜치를 형성하고, 그 속에 불순물이 도핑되지 않은 다결정 실리콘을 채워서 기판의 저항성분을 크게 함과 동시에, 인덕터와 실리콘 기판과의 기생 캐퍼시턴스를 줄임으로서 충실도를 향상시킬 수 있는 인덕터 장치 및 그 제조 방법을 제시한다. -
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