公开(公告)号：WO2009019187A3

公开(公告)日：2009-04-02

申请号：PCT/EP2008060022

申请日：2008-07-30

Applicant: IBM ,  CARTIER EDUARD ALBERT ,  NARAYANAN VIJAY ,  PARUCHURI VAMSI ,  LINDER BARRY PAUL ,  DORIS BRUCE

Inventor： CARTIER EDUARD ALBERT ,  NARAYANAN VIJAY ,  PARUCHURI VAMSI ,  LINDER BARRY PAUL ,  DORIS BRUCE

IPC: H01L21/8238 ,  H01L27/092

CPC classification number: H01L21/823857 ,  H01L27/092 ,  H01L29/4966 ,  H01L29/517 ,  H01L29/665 ,  H01L29/6653 ,  H01L29/7833 ,  H01L29/7843

Abstract: FET device structures are disclosed with the PFET and NFET devices having high-k dielectric gate insulators (10, 11) and metal containing gates. The metal layers (70, 71) of the gates in both the NFET and PFET devices have been fabricated from a single common metal layer. Due to the single common metal, device fabrication is simplified, requiring a reduced number of masks. Also, as a further consequence of using a single layer of metal for the gates of both type of devices, the terminal electrodes of NFETs and PFETs can be butted to each other in direct physical contact. Device thresholds are adjusted by the choice of the common metal material and oxygen exposure of the high-k dielectric. Threshold values are aimed for low power consumption device operation.

Abstract translation: 公开了具有高k介质栅绝缘体（10,11）和含金属栅极的PFET和NFET器件的FET器件结构。 NFET和PFET器件中的栅极的金属层（70,71）已经由单个公共金属层制造。 由于单个普通金属，器件制造简化，需要减少数量的掩模。 此外，作为使用单层金属作为两种类型的器件的栅极的进一步的结果，NFET和PFET的端子电极可以直接物理接触地彼此对接。 通过选择普通金属材料和高k电介质的氧气曝光来调节器件阈值。 阈值是针对低功耗设备操作的。

公开(公告)号：WO2005029545A3

公开(公告)日：2005-11-03

申请号：PCT/US2004030289

申请日：2004-09-14

Applicant: IBM ,  DOKUMACI OMER ,  DORIS BRUCE ,  GUARINI KATHRYN ,  HEGDE SURYANARAYAN ,  IEONG MEIKEI ,  JONES ERIN

Inventor： DOKUMACI OMER ,  DORIS BRUCE ,  GUARINI KATHRYN ,  HEGDE SURYANARAYAN ,  IEONG MEIKEI ,  JONES ERIN

IPC: H01L20060101 ,  H01L21/033 ,  H01L21/20 ,  H01L21/265 ,  H01L21/302 ,  H01L21/461 ,  H01L29/423 ,  H01L29/786

CPC classification number: H01L29/78648 ,  H01L21/0338 ,  H01L21/2007 ,  H01L21/26506 ,  H01L21/26586 ,  H01L29/42384

Abstract: A double-gate transistor has front (8) (upper) and back (2) gates aligned laterally by a process of forming symmetric sidewalls (10) in proximity to the front gate and then oxidizing the back gate electrode (2) at a temperature of at least 1000 degrees for a time sufficient to relieve stress in the structure, the oxide penetrating from the side of the transistor body to thicken the back gate oxide (13) on the outer edges, leaving an effective thickness of gate oxide at the center, aligned with the front gate electrode (8). Optionally, an angled implant (123) from the sides of an oxide enhancing species encourages relatively thicker oxide in the outer implanted areas and an oxide-retarding implant (128) across the transistor body retards oxidation in the vertical direction, thereby permitting increase of the lateral extent of the oxidation.

Abstract translation: 双栅极晶体管具有通过在前栅极附近形成对称侧壁（10）并随后在一定温度下氧化背栅电极（2）的工艺横向对准的前（8）（上）和后（2） 至少1000度，时间足以缓解结构中的应力，氧化物从晶体管侧面渗透以增厚外边缘上的背栅氧化层（13），在中心处留下有效厚度的栅氧化层 ，与前栅电极（8）对齐。 可选地，来自氧化物增强物质的侧面的成角度的注入物（123）鼓励外部注入区域中的相对较厚的氧化物，并且越过晶体管主体的氧化物阻滞注入物（128）延迟了在垂直方向上的氧化，由此允许 氧化的横向范围。

公开(公告)号：DE112018001833T5

公开(公告)日：2019-12-19

申请号：DE112018001833

申请日：2018-05-31

Applicant: IBM

Inventor： JOSHI RAJIV ,  WANG NAIGANG ,  DORIS BRUCE

IPC: H03K5/00

Abstract: Es werden Halbleitereinheiten und Verfahren in Bezug auf die Halbleitereinheiten bereitgestellt. Eine Halbleitereinheit beinhaltet einen Resonanz-Taktschaltkreis. Die Halbleitereinheit beinhaltet des Weiteren einen Induktor. Die Halbleitereinheit beinhaltet außerdem eine magnetische Schicht, die aus einem magnetischen Material gebildet ist, das zwischen einem Bereich des Resonanz-Taktschaltkreises und dem Induktor angeordnet ist. Taktsignale des Resonanz-Taktschaltkreises werden von der magnetischen Schicht genutzt.

公开(公告)号：GB2488642A

公开(公告)日：2012-09-05

申请号：GB201202927

申请日：2010-10-28

Applicant: IBM

Inventor： ZHANG YING ,  CHENG KANGGUO ,  DORIS BRUCE

IPC: H01L21/265 ,  H01L21/02 ,  H01L21/336 ,  H01L29/78

Abstract: A method for fabrication of features for an integrated circuit includes patterning a first semiconductor structure on a surface of a semiconductor device, and epitaxially growing semiconductor material on opposite sides of the first semiconductor structure to form fins. A first angled ion implantation is applied to one side of the first semiconductor structure to dope a respective fin on the one side. The first semiconductor structure is selectively removed to expose the fins. Fin field effect transistors are formed using the fins.

公开(公告)号：GB2487309A

公开(公告)日：2012-07-18

申请号：GB201201714

申请日：2010-10-19

Applicant: IBM

Inventor： DORIS BRUCE ,  ZHANG YING ,  CHENG KANGGUO ,  HOLMES STEVEN ,  HUA XUEFENG

IPC: H01L21/033 ,  H01L21/308

Abstract: A method for fabrication of features for an integrated circuit includes patterning a mandrel layer to include structures having at least one width on a surface of an integrated circuit device. Exposed sidewalls of the structures are reacted to integrally form a new compound in the sidewalls such that the new compound extends into the exposed sidewalls by a controlled amount to form pillars. One or more layers below the pillars are etched using the pillars as an etch mask to form features for an integrated circuit device.

公开(公告)号：AT487234T

公开(公告)日：2010-11-15

申请号：AT05853786

申请日：2005-12-13

Applicant: IBM

Inventor： CHIDAMBARRAO DURESETI ,  DOKUMACI OMER H ,  DORIS BRUCE ,  GLUSCHENKOV OLEG ,  ZHU HUILONG

IPC: H01L21/84 ,  H01L27/01

Abstract: The present invention provides a strained-Si structure, in which the nFET regions of the structure are strained in tension and the pFET regions of the structure are strained in compression. Broadly the strained-Si structure comprises a substrate; a first layered stack atop the substrate, the first layered stack comprising a compressive dielectric layer atop the substrate and a first semiconducting layer atop the compressive dielectric layer, wherein the compressive dielectric layer transfers tensile stresses to the first semiconducting layer; and a second layered stack atop the substrate, the second layered stack comprising an tensile dielectric layer atop the substrate and a second semiconducting layer atop the tensile dielectric layer, wherein the tensile dielectric layer transfers compressive stresses to the second semiconducting layer. The tensile dielectric layer and the compressive dielectric layer preferably comprise nitride, such as Si 3 N 4 .

公开(公告)号：DE112021000348B4

公开(公告)日：2024-12-05

申请号：DE112021000348

申请日：2021-02-01

Applicant: IBM

Inventor： HASHEMI POUYA ,  DORIS BRUCE ,  NOWAK JANUSZ JOZEF ,  SUN JONATHAN ZANHONG

IPC: H10N50/01 ,  G11C11/16 ,  H10B61/00 ,  H10N50/80

Abstract: Verfahren zum Herstellen einer Einheit mit doppeltem magnetischen Tunnelübergang, das Verfahren aufweisend:Ausbilden eines ersten magnetischen Tunnelübergangsstapels (204);Ausbilden einer Spin-leitenden Schicht (206) auf dem ersten magnetischen Tunnelübergangsstapel;Ausbilden einer zweiten Spin-leitenden Schicht auf der Spin-leitenden Schicht, wobei die zweite Spin-leitende Schicht eine Breite aufweist, die größer als eine Breite der Spin-leitenden Schicht und größer als die Breite des ersten magnetischen Tunnelübergangsstapels ist;Ausbilden eines zweiten magnetischen Tunnelübergangsstapels (704) auf der Spin-leitenden Schicht, wobei der zweite magnetische Tunnelübergangsstapel eine Breite aufweist, die größer als eine Breite des ersten magnetischen Tunnelübergangsstapels ist; undAusbilden einer ersten dielektrischen Schicht (502) auf Seiten des ersten magnetischen Tunnelübergangsstapels und auf Seiten der Spin-leitenden Schicht.

公开(公告)号：DE112021000348T5

公开(公告)日：2022-09-22

申请号：DE112021000348

申请日：2021-02-01

Applicant: IBM

Inventor： HASHEMI POUYA ,  DORIS BRUCE ,  NOWAK JANUSZ JOZEF ,  SUN JONATHAN ZANHONG

IPC: H01L27/22 ,  G11C11/16 ,  H01L43/02 ,  H01L43/12

Abstract: Es ist ein Verfahren zum Herstellen einer Einheit mit doppeltem magnetischen Tunnelübergang vorgesehen. Das Verfahren umfasst ein Ausbilden eines ersten magnetischen Tunnelübergangsstapels (204), Ausbilden einer Spin-leitenden Schicht (206) auf dem ersten magnetischen Tunnelübergangsstapel (204) und Ausbilden eines zweiten magnetischen Tunnelübergangsstapels (704) auf der Spin-leitenden Schicht (206). Der zweite magnetische Tunnelübergangsstapel (704) hat eine Breite, die größer als eine Breite des ersten magnetischen Tunnelübergangsstapels (204) ist. Die Einheit mit doppeltem magnetischen Tunnelübergang kann eine Erhöhung der Schalteffizienz gegenüber einer verwandten Einheit mit einfachem magnetischen Tunnelübergang erreichen und kann ein erhöhtes Magnetowiderstandsverhältnis erreichen, was den Schaltstrom verringert.

公开(公告)号：DE112019006562T5

公开(公告)日：2021-10-14

申请号：DE112019006562

申请日：2019-12-17

Applicant: IBM

Inventor： MARCHACK NATHAN ,  DORIS BRUCE ,  HASHEMI POUYA

IPC: H01L43/12 ,  H01L21/3065 ,  H01L21/768 ,  H01L27/22 ,  H01L43/02 ,  H01L43/08

Abstract: Eine untere Elektrodenstruktur für MRAM- oder MTJ-basierte Speicherzellen weist eine Verjüngung auf, so dass die untere CD kleiner als die obere CD ist. Ein Verfahren zur Herstellung einer unteren Elektrodenkontaktstruktur weist ein Ätzen einer dielektrischen Schicht unter Verwendung einer Plasmachemie mit einem erhöhten Polymerisationsgrad auf. So erhält man ein durch dieses Verfahren hergestelltes Produkt.

公开(公告)号：DE112018001288T5

公开(公告)日：2020-01-02

申请号：DE112018001288

申请日：2018-05-14

Applicant: IBM

Inventor： JOSHI RAJIV ,  WANG NAIGANG ,  DORIS BRUCE

IPC: H02M3/158

Abstract: Offenbart werden Schaltungen und Verfahren zum Bereitstellen einer Versorgungsspannung für einen dynamischen internen Stromversorgungsknoten einer Gruppe von weiteren Schaltungen. Eine Schaltung enthält einen ersten Transistor und einen zweiten Transistor von unterschiedlichen Kanaltypen, die zu einer statischen Stromversorgung parallel geschaltet sind, die eine konstante Stromversorgungsspannung liefert. Die Schaltung enthält ferner einen magnetischen Induktor mit einem ersten Anschluss, der mit einem gemeinsamen Knoten zwischen dem ersten Transistor und dem zweiten Transistor verbunden ist, und einem zweiten Anschluss, der mit dem dynamischen internen Stromversorgungsknoten verbunden ist, um für den dynamischen internen Stromversorgungsknoten eine erhöhte Spannung mit einer Stärke zu liefern, die größer als eine Stärke der konstanten Stromversorgungsspannung ist, indem sie mit mindestens einer Kapazität in Resonanz befindlich ist, die mit dem dynamischen internen Stromversorgungsknoten gekoppelt ist.